CN105957487A - 一种goa电路 - Google Patents

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Abstract

本发明提供一种GOA电路及液晶显示面板，其包括上拉控制模块、上拉模块、下传模块、下拉模块、下拉维持模块、自举电容、以及稳压模块；本发明的GOA电路通过设置一稳压模块，将稳压模块的输出端与自举电容的一端连接，稳压模块的输出端输出的稳压信号与本级的扫描信号一致，利用稳压模块输出的稳压信号提升电位，起到和现有GOA电路一样的效果，并且降低了扫描信号输出端上的寄生电容，从而改善液晶显示面板的显示品质。

Description

一种GOA电路
技术领域
本发明涉及液晶显示技术领域，尤其涉及一种GOA电路。
背景技术
Gate Driver On Array，简称GOA，即在现有薄膜晶体管液晶显示面板的阵列基板上制作扫描驱动电路，实现对扫描线逐行扫描的驱动方式。现有的GOA电路的结构示意图如图1所示，该GOA电路包括上拉控制模块101、上拉模块104、下传模块105、下拉模块106、自举电容103以及下拉维持模块102。
自举电容103的一端电性电性连接于上拉控制模块101的输出端，自举电容103的另一端电性连接于本级的扫描信号的输出端。在输出本级的扫描信号时，自举电容103起到抬升电位的作用，但是另一方面，由于自举电容103的一端直接与本级的扫描信号的输出端连接，使得自举电容103成为了本级的扫描信号输出端上的一个寄生电容，这样易造成液晶显示面板内像素充电不足，从而降低液晶显示面板的显示品质。
故，有必要提供一种GOA电路，以解决现有技术存在的问题。
发明内容
本发明的目的在于提供一种GOA电路，以解决现有的GOA电路因自举电容的一端直接与本级的扫描信号的输出端连接，进而造成液晶显示面板像素充电不足，降低液晶显示面板的显示品质的技术问题。
为解决上述问题，本发明提供的技术方案如下：
本发明实施例提供一种GOA电路，其包括：
上拉控制模块，用于受上一级的级传信号的控制生成本级的扫描电平信号；
上拉模块，用于根据本级的扫描电平信号以及本级的时钟信号拉升本级的扫描信号；
下传模块，用于根据本级的扫描电平信号以及本级的时钟信号生成本级的级传信号；
下拉模块，用于根据下一级的级传信号，拉低本级的扫描电平信号；
下拉维持模块，用于维持本级的扫描电平信号的低电平；
自举电容，用于生成本级的扫描信号的高电平；以及，
稳压模块，用于输出与本级的扫描信号一致的稳压信号；其中，上拉控制模块分别与上拉模块、下传模块、下拉模块、下拉维持模块连接，稳压模块的输出端与自举电容的一端连接，自举电容的另一端电性连接于上拉控制模块的输出端。
在本发明的GOA电路中，上拉控制模块包括第一薄膜晶体管，第一薄膜晶体管的栅极接入上一级的级传信号，第一薄膜晶体管的源极电性连接于恒压高电平源，第一薄膜晶体管的漏极电性连接于上拉控制模块的输出端。
在本发明的GOA电路中，上拉模块包括第六薄膜晶体管，第六薄膜晶体管的栅极电性连接于上拉控制模块的输出端，第六薄膜晶体管的源极接入本级的时钟信号，第六薄膜晶体管的漏极电性连接于本级的扫描信号的输出端。
在本发明的GOA电路中，下传模块包括第五薄膜晶体管，第五薄膜晶体管的栅极电性连接于上拉控制模块的输出端，第五薄膜晶体管的源极接入本级的时钟信号，第五薄膜晶体管的漏极电性连接于本级的级传信号的输出端。
在本发明的GOA电路中，下拉模块包括第七薄膜晶体管和第八薄膜晶体管；
第七薄膜晶体管的栅极接入下一级的级传信号，第七薄膜晶体管的源极电性连接于恒压低电平源，第七薄膜晶体管漏极电性连接于上拉控制模块的输出端；
第八薄膜晶体管的栅极接入下一级的级传信号，第八薄膜晶体管的源极电性连接于恒压低电平源，所诉第八薄膜晶体管的漏极电性连接于本级的扫描信号的输出端。
在本发明的GOA电路中，下拉维持模块包括第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管以及第十四薄膜晶体管；
第九薄膜晶体管的栅极和源极接入本级的时钟信号，第九薄膜晶体管的漏极电性连接于第十一薄膜晶体管的栅极和第十薄膜晶体管的漏极；
第十薄膜晶体管的栅极电性连接于上拉控制模块的输出端，第十薄膜晶体管源极电性连接于恒压低电平源；
第十一薄膜晶体管的源极接入本级的时钟信号，第十一薄膜晶体管的漏极电性连接于第十三薄膜晶体管的栅极、第十四薄膜晶体管的栅极以及第十二薄膜晶体管的漏极；
第十二薄膜晶体管的栅极电性连接于上拉控制模块的输出端，第十二薄膜晶体管的源极接入恒压低电平源；
第十三薄膜晶体管的源极电性连接于恒压低电平源，第十三薄膜晶体管的漏极电性连接于上拉控制模块的输出端；
第十四薄膜晶体管的源极电性连接于恒压低电平源，第十四薄膜晶体管的漏极电性连接于本级的扫描信号的输出端。
在本发明的GOA电路中，稳压模块包括第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管以及第五薄膜晶体管；
第二薄膜晶体管的栅极和源极电性连接于恒压高电平源，第二薄膜晶体管的漏极电性连接于第四薄膜晶体管的栅极和第十七薄膜晶体管的漏极；
第三薄膜晶体管的栅极电性连接于本级的扫描信号的输出端，第三薄膜晶体管的源极电性连接于恒压高电平源，第三薄膜晶体管的漏极电性连接于稳压模块的输出端；
第四薄膜晶体管的源极电性连接于恒压低电平源，第四薄膜晶体管的漏极电性连接于稳压模块的输出端；
第十七薄膜晶体管的的源极电性连接于恒压低电平源，第十七薄膜晶体管的栅极电性连接于本级的扫描信号的输出端。
在本发明的GOA电路中，稳压模块包括第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管以及第五薄膜晶体管；
第二薄膜晶体管的栅极和源极电性连接于恒压高电平源，第二薄膜晶体管的漏极电性连接于第四薄膜晶体管的栅极和第十七薄膜晶体管的漏极；
第三薄膜晶体管的栅极电性连接于本级的扫描信号的输出端，第三薄膜晶体管的源极电性连接于恒压高电平源，第三薄膜晶体管的漏极电性连接于稳压模块的输出端；
第四薄膜晶体管的源极电性连接于恒压低电平源，第四薄膜晶体管的漏极电性连接于稳压模块的输出端；
第十七薄膜晶体管的的源极电性连接于恒压低电平源，第十七薄膜晶体管的栅极电性连接于本级的级传信号的输出端。
在本发明的GOA电路中，稳压模块包括第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管以及第五薄膜晶体管；
第二薄膜晶体管的栅极和源极电性连接于恒压高电平源，第二薄膜晶体管的漏极电性连接于第四薄膜晶体管的栅极和第十七薄膜晶体管的漏极；
第三薄膜晶体管的栅极电性连接于本级的扫描信号的输出端，第三薄膜晶体管的源极电性连接于恒压高电平源，第三薄膜晶体管的漏极电性连接于稳压模块的输出端；
第四薄膜晶体管的源极电性连接于恒压低电平源，第四薄膜晶体管的漏极电性连接于稳压模块的输出端；
第十七薄膜晶体管的的源极电性连接于恒压低电平源，第十七薄膜晶体管的栅极接入本级的时钟信号。
在本发明的GOA电路中，还包括第十五薄膜晶体管和第十六薄膜晶体管；
第十五薄膜晶体管的栅极接入第二时钟信号，第十五薄膜晶体管的源极接入上一级的级传信号，第十五薄膜晶体管的漏极电性连接于上拉控制模块的输出端；
第十六薄膜晶体管的栅极接入第二时钟信号，第十六薄膜晶体管的源极电性连接于恒压低电平源，第十六薄膜晶体管的漏极电性连接于本级的扫描信号的输出端；其中，
第二时钟信号的相位与本级的时钟信号相位相反。
相较于现有的GOA电路，本发明的GOA电路通过设置一稳压模块，将稳压模块的输出端与自举电容的一端连接，稳压模块的输出端输出的稳压信号与本级的扫描信号一致，利用稳压模块输出的稳压信号提升电位，起到和现有GOA电路一样的效果，并且降低了扫描信号输出端上的寄生电容，从而改善液晶显示面板的显示品质。
为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1为一种现有的GOA电路的结构示意图；
图2为本发明的GOA电路的第一优选实施例的结构示意图；
图3为本发明的GOA电路的第二优选实施例的结构示意图；
图4为本发明的GOA电路的第三优选实施例的结构示意图；
图5为本发明的GOA电路的信号波形图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
参见图2，为本发明的GOA电路的第一优选实施例的结构示意图；
本优选实施例的GOA电路包括上拉控制模块201、上拉模块206、下传模块203、下拉模块205、下拉维持模块202、自举电容Cbt以及稳压模块204。上拉控制模块201，用于受上一级的级传信号ST(n-1)的控制生成本级的扫描电平信号；上拉模块206，用于根据本级的扫描电平信号以及本级的时钟信号CK(n)拉升本级的扫描信号；下传模块203，用于根据本级的扫描电平信号以及本级的时钟信号CK(n)生成本级的级传信号ST(n)；下拉模块205，用于根据下一级的级传信号ST(n+1)，拉低本级的扫描电平信号；下拉维持模块202，用于维持本级的扫描电平信号的低电平；自举电容Cbt用于生成本级的扫描信号的高电平；以及稳压模块，用于输出与本级的扫描信号G(n)一致的稳压信号；
其中，上拉控制模块201分别与上拉模块206、下传模块203、下拉模块205、下拉维持模块202连接，稳压模块204的输出端与自举电容Cbt的一端连接，自举电容Cbt的另一端电性连接于上拉控制模块201的输出端。
上拉控制模块201包括第一薄膜晶体管T1，第一薄膜晶体管T1的栅极接入上一级的级传信号ST(n-1)，第一薄膜晶体管T1的源极电性连接于恒压高电平源VDD，第一薄膜晶体管T1的漏极电性连接于上拉控制模块201的输出端。
上拉模块206包括第六薄膜晶体管T6，第六薄膜晶体管T6的栅极电性连接于上拉控制模块201的输出端，第六薄膜晶体管T6的源极接入本级的时钟信号CK(n)，第六薄膜晶体管T6的漏极电性连接于本级的扫描信号G(n)的输出端。
下传模块203包括第五薄膜晶体管T5，第五薄膜晶体管T5的栅极电性连接于上拉控制模块201的输出端，第五薄膜晶体管T5的源极接入本级的时钟信号CK(n)，第五薄膜晶体管T5的漏极电性连接于本级的级传信号ST(n)的输出端。
下拉模块包括第七薄膜晶体管T7和第八薄膜晶体管T8；
第七薄膜晶体管T7的栅极接入下一级的级传信号ST(n+1)，第七薄膜晶体管T7的源极电性连接于恒压低电平源Vss，第七薄膜晶体管T7漏极电性连接于上拉控制模块201的输出端；
第八薄膜晶体管T8的栅极接入下一级的级传信号ST(n+1)，第八薄膜晶体管T8的源极电性连接于恒压低电平源Vss，第八薄膜晶体管T8的漏极电性连接于本级的扫描信号G(n)的输出端。
下拉维持模块202包括第九薄膜晶体管T9、第十薄膜晶体管T10、第十一薄膜晶体管T11、第十二薄膜晶体管T12、第十三薄膜晶体管T13以及第十四薄膜晶体管T14；
第九薄膜晶体管T9的栅极和源极接入本级的时钟信号CK(n)，第九薄膜晶体管T9的漏极电性连接于第十一薄膜晶体管T11的栅极和第十薄膜晶体管T10的漏极；
第十薄膜晶体管T10的栅极电性连接于上拉控制模块201的输出端，第十薄膜晶体管T10源极电性连接于恒压低电平源Vss；
第十一薄膜晶体管T11的源极接入本级的时钟信号，第十一薄膜晶体管T11的漏极电性连接于第十三薄膜晶体管T13的栅极、第十四薄膜晶体管T14的栅极以及第十二薄膜晶体管T12的漏极；
第十二薄膜晶体管T12的栅极电性连接于上拉控制模块201的输出端，第十二薄膜晶体管T12的源极接入恒压低电平源Vss；
第十三薄膜晶体管T13的源极电性连接于恒压低电平源Vss，第十三薄膜晶体管T13的漏极电性连接于上拉控制模块201的输出端；
第十四薄膜晶体管T14的源极电性连接于恒压低电平源Vss，第十四薄膜晶体管T14的漏极电性连接于本级的扫描信号G(n)的输出端。
稳压模块包括第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4以及第十七薄膜晶体管T17；
第二薄膜晶体管T2的栅极和源极电性连接于恒压高电平源VDD，第二薄膜晶体管T2的漏极电性连接于第四薄膜晶体管T4的栅极和第十七薄膜晶体管T17的漏极；
第三薄膜晶体管T3的栅极电性连接于本级的扫描信号G(n)的输出端，第三薄膜晶体管T3的源极电性连接于恒压高电平源VDD，第三薄膜晶体管T3的漏极电性连接于稳压模块204的输出端；
第四薄膜晶体管T4的源极电性连接于恒压低电平源Vss，第四薄膜晶体管T4的漏极电性连接于稳压模块204的输出端；
第十七薄膜晶体管T17的的源极电性连接于恒压低电平源Vss，第十七薄膜晶体管T17的栅极电性连接于本级的扫描信号G(n)的输出端。
本优选实施例的GOA电路还包括第十五薄膜晶体管T15和第十六薄膜晶体管T16；
第十五薄膜晶体管T15的栅极接入第二时钟信号XCK(n)，第十五薄膜晶体管T15的源极接入上一级的级传信号ST(n-1)，第十五薄膜晶体管T15的漏极电性连接于上拉控制模块201的输出端；
第十六薄膜晶体管T16的栅极接入第二时钟信号XCK(n)，第十六薄膜晶体管T16的源极电性连接于恒压低电平源Vss，第十六薄膜晶体管T16的漏极电性连接于本级的扫描信号G(n)的输出端；其中，
第二时钟信号XCK(n)的相位与本级的时钟信号CK(n)相位相反。
参见图5，为本发明的GOA电路的信号波形图；
参见图2、图5，本优选实施例的GOA电路使用时，当上一级的级传信号ST(n-1)为高电平时，第一薄膜晶体管T1导通，恒压高电平源提供的恒压高电平通过第一薄膜晶体管T1给自举电容Cbt充电，使得第一参考点Q(n)上升到一较高的电平。
随后上一级的级传信号ST(n-1)转为低电平，第一薄膜晶体管T1关闭，第一参考点Q(n)通过自举电容Cbt维持一较高的电平。同时，本级的时钟信号CK(n)转为高电平，本级的扫描信号G(n)和级传信号ST(n)也转为高电平。当本级的扫描信号G(n)为高电平时，第三薄膜晶体管T3和第十七薄膜晶体管T17打开，恒压低电平源Vss通过第十七薄膜晶体管T17传至第四薄膜晶体管T4的栅极，使得第四薄膜晶体管关闭，恒压高电平源通过第三薄膜晶体管T3传至稳压信号P(n)的输出端，而稳压信号P(n)的输出端与自举电容Cbt的一端连接，即恒压高电平源VDD提供的恒压高电平继续给自举电容Cbt充电。
当下一级的级传信号ST(n+1)转为高电平时，第七薄膜晶体管T7和第八薄膜晶体管T8打开，恒压低电平源Vss产生的恒压低电平传至第一参考点Q(n)和本级的扫描信号G(n)的输出端，第一参考点Q(n)处的电压和本级的扫描信号G(n)被拉低。
由于第一参考点Q(n)转为低电平，使得第十薄膜晶体管T10和第十二薄膜晶体管T12关闭，同时，本级的时钟信号CK(n)此时的高电平经第九薄膜晶体管T9和第十一薄膜晶体管T11传至第十三薄膜晶体管T13的栅极和第十四薄膜晶体管T14的栅极，使得第十三薄膜晶体管T13和第十四薄膜晶体管T14打开，恒压低电平源Vss产生的恒压低电平维持第一参考点Q(n)和本级扫描信号G(n)输出端的低电平。
特别注意的是，当本级的扫描信号G(n)为低电平时，第三薄膜晶体管T3和第十七薄膜晶体管关闭，恒压高电平源提供的恒压高电平通过第二薄膜晶体管T2传至第四薄膜晶体管T4的栅极，使得第四薄膜晶体管打开，进而恒压低电平源提供的恒压低电平传至稳压模块204的输出端，使得稳压信号P(n)为低电平。
本优选实施例还可以通过第十五薄膜晶体管T15和第十六薄膜晶体管T16使电路在任一时间段内维持一个较小的状态，不会使得电路的功耗增加，具体地，当上一级的级传信号ST(n-1)为低电平，第二时钟信号为高电平时，第十五薄膜晶体管T15和第十六薄膜晶体管T16打开，恒压低电平源Vss提供的恒压低电平传至本级的扫描信号G(n)的输出端。
本优选实施例的GOA电路通过设置一稳压模块，将稳压模块的输出端与自举电容的一端连接，稳压模块的输出端输出的稳压信号与本级的扫描信号一致，利用稳压模块输出的稳压信号提升电位，起到和现有GOA电路一样的效果，并且降低了扫描信号输出端上的寄生电容，从而改善液晶显示面板的显示品质。
参见图3，为本发明的GOA电路的第二优选实施例的结构示意图；
本优选实施例的GOA电路与第一优选实施例的GOA电路的区别在于，稳压模块304上的第十七薄膜晶体管T17的栅极电性连接于本级的级传信号ST(n)的输出端，可以进一步降低本级的扫描信号G(n)输出端上的寄生电容，改善液晶显示面板的显示品质。
本优选实施例的GOA电路包括上拉控制模块301、上拉模块306、下传模块303、下拉模块305、下拉维持模块302、自举电容Cbt以及稳压模块304。上拉控制模块301，用于受上一级的级传信号ST(n-1)的控制生成本级的扫描电平信号；上拉模块306，用于根据本级的扫描电平信号以及本级的时钟信号CK(n)拉升本级的扫描信号；下传模块303，用于根据本级的扫描电平信号以及本级的时钟信号CK(n)生成本级的级传信号ST(n)；下拉模块305，用于根据下一级的级传信号ST(n+1)，拉低本级的扫描电平信号；下拉维持模块302，用于维持本级的扫描电平信号的低电平；自举电容Cbt用于生成本级的扫描信号的高电平；以及稳压模块，用于输出与本级的扫描信号G(n)一致的稳压信号；
其中，上拉控制模块301分别与上拉模块306、下传模块303、下拉模块305、下拉维持模块302连接，稳压模块304的输出端与自举电容Cbt的一端连接，自举电容Cbt的另一端电性连接于上拉控制模块301的输出端。
上拉控制模块301包括第一薄膜晶体管T1，第一薄膜晶体管T1的栅极接入上一级的级传信号ST(n-1)，第一薄膜晶体管T1的源极电性连接于恒压高电平源VDD，第一薄膜晶体管T1的漏极电性连接于上拉控制模块301的输出端。
上拉模块306包括第六薄膜晶体管T6，第六薄膜晶体管T6的栅极电性连接于上拉控制模块301的输出端，第六薄膜晶体管T6的源极接入本级的时钟信号CK(n)，第六薄膜晶体管T6的漏极电性连接于本级的扫描信号G(n)的输出端。
下传模块303包括第五薄膜晶体管T5，第五薄膜晶体管T5的栅极电性连接于上拉控制模块301的输出端，第五薄膜晶体管T5的源极接入本级的时钟信号CK(n)，第五薄膜晶体管T5的漏极电性连接于本级的级传信号ST(n)的输出端。
下拉模块包括第七薄膜晶体管T7和第八薄膜晶体管T8；
第七薄膜晶体管T7的栅极接入下一级的级传信号ST(n+1)，第七薄膜晶体管T7的源极电性连接于恒压低电平源Vss，第七薄膜晶体管T7漏极电性连接于上拉控制模块301的输出端；
第八薄膜晶体管T8的栅极接入下一级的级传信号ST(n+1)，第八薄膜晶体管T8的源极电性连接于恒压低电平源Vss，第八薄膜晶体管T8的漏极电性连接于本级的扫描信号G(n)的输出端。
下拉维持模块302包括第九薄膜晶体管T9、第十薄膜晶体管T10、第十一薄膜晶体管T11、第十二薄膜晶体管T12、第十三薄膜晶体管T13以及第十四薄膜晶体管T14；
第九薄膜晶体管T9的栅极和源极接入本级的时钟信号CK(n)，第九薄膜晶体管T9的漏极电性连接于第十一薄膜晶体管T11的栅极和第十薄膜晶体管T10的漏极；
第十薄膜晶体管T10的栅极电性连接于上拉控制模块301的输出端，第十薄膜晶体管T10源极电性连接于恒压低电平源Vss；
第十一薄膜晶体管T11的源极接入本级的时钟信号，第十一薄膜晶体管T11的漏极电性连接于第十三薄膜晶体管T13的栅极、第十四薄膜晶体管T14的栅极以及第十二薄膜晶体管T12的漏极；
第十二薄膜晶体管T12的栅极电性连接于上拉控制模块301的输出端，第十二薄膜晶体管T12的源极接入恒压低电平源Vss；
第十三薄膜晶体管T13的源极电性连接于恒压低电平源Vss，第十三薄膜晶体管T13的漏极电性连接于上拉控制模块301的输出端；
第十四薄膜晶体管T14的源极电性连接于恒压低电平源Vss，第十四薄膜晶体管T14的漏极电性连接于本级的扫描信号G(n)的输出端。
稳压模块包括第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4以及第十七薄膜晶体管T17；
第二薄膜晶体管T2的栅极和源极电性连接于恒压高电平源VDD，第二薄膜晶体管T2的漏极电性连接于第四薄膜晶体管T4的栅极和第十七薄膜晶体管T17的漏极；
第三薄膜晶体管T3的栅极电性连接于本级的扫描信号G(n)的输出端，第三薄膜晶体管T3的源极电性连接于恒压高电平源VDD，第三薄膜晶体管T3的漏极电性连接于稳压模块304的输出端；
第四薄膜晶体管T4的源极电性连接于恒压低电平源Vss，第四薄膜晶体管T4的漏极电性连接云稳压模块304的输出端；
第十七薄膜晶体管T17的的源极电性连接于恒压低电平源Vss，第十七薄膜晶体管T17的栅极电性连接于本级的级传信号的ST(n)的输出端。
本优选实施例的GOA电路还包括第十五薄膜晶体管T15和第十六薄膜晶体管T16；
第十五薄膜晶体管T15的栅极接入第二时钟信号XCK(n)，第十五薄膜晶体管T15的源极接入上一级的级传信号ST(n-1)，第十五薄膜晶体管T15的漏极电性连接于上拉控制模块301的输出端；
第十六薄膜晶体管T16的栅极接入第二时钟信号XCK(n)，第十六薄膜晶体管T16的源极电性连接于恒压低电平源Vss，第十六薄膜晶体管T16的漏极电性连接于本级的扫描信号G(n)的输出端；其中，
第二时钟信号XCK(n)的相位与本级的时钟信号CK(n)相位相反。
参见图3、图5，本优选实施例的GOA电路使用时，当上一级的级传信号ST(n-1)为高电平时，第一薄膜晶体管T1导通，恒压高电平源提供的恒压高电平通过第一薄膜晶体管T1给自举电容Cbt充电，使得第一参考点Q(n)上升到一较高的电平。
随后上一级的级传信号ST(n-1)转为低电平，第一薄膜晶体管T1关闭，第一参考点Q(n)通过自举电容Cbt维持一较高的电平。同时，本级的时钟信号CK(n)转为高电平，本级的扫描信号G(n)和级传信号ST(n)也转为高电平。当本级的级传信号ST(n)为高电平时，第三薄膜晶体管T3和第十七薄膜晶体管T17打开，恒压低电平源Vss通过第十七薄膜晶体管T17传至第四薄膜晶体管T4的栅极，使得第四薄膜晶体管T4关闭，恒压高电平源VDD通过第三薄膜晶体管T3传至稳压信号P(n)的输出端，而稳压信号P(n)的输出端与自举电容Cbt的一端连接，即恒压高电平源VDD提供的恒压高电平继续给自举电容Cbt充电。
当下一级的级传信号ST(n+1)转为高电平时，第七薄膜晶体管T7和第八薄膜晶体管T8打开，恒压低电平源Vss产生的恒压低电平传至第一参考点Q(n)和本级的扫描信号G(n)的输出端，第一参考点Q(n)处的电压和本级的扫描信号G(n)被拉低。
由于第一参考点Q(n)转为低电平，使得第十薄膜晶体管T10和第十二薄膜晶体管T12关闭，同时，本级的时钟信号CK(n)此时的高电平经第九薄膜晶体管T9和第十一薄膜晶体管T11传至第十三薄膜晶体管T13的栅极和第十四薄膜晶体管T14的栅极，使得第十三薄膜晶体管T13和第十四薄膜晶体管T14打开，恒压低电平源Vss产生的恒压低电平维持第一参考点Q(n)和本级扫描信号G(n)输出端的低电平。
特别注意的是，当本级的扫描信号G(n)和本级的级传信号ST(n)为低电平时，第三薄膜晶体管T3和第十七薄膜晶体管关闭，恒压高电平源提供的恒压高电平通过第二薄膜晶体管T2传至第四薄膜晶体管T4的栅极，使得第四薄膜晶体管打开，进而恒压低电平源提供的恒压低电平传至稳压模块204的输出端，使得稳压信号P(n)为低电平。
本优选实施例还可以通过第十五薄膜晶体管T15和第十六薄膜晶体管T16使电路在任一时间段内维持一个较小的状态，不会使得电路的功耗增加，具体地，当上一级的级传信号ST(n-1)为低电平，第二时钟信号为高电平时，第十五薄膜晶体管T15和第十六薄膜晶体管T16打开，恒压低电平源Vss提供的恒压低电平传至本级的扫描信号G(n)的输出端。
本优选实施例的GOA电路通过设置一稳压模块，将稳压模块的输出端与自举电容的一端连接，稳压模块的输出端输出的稳压信号与本级的扫描信号一致，利用稳压模块输出的稳压信号提升电位，起到和现有GOA电路一样的效果，并且降低了扫描信号输出端上的寄生电容，从而改善液晶显示面板的显示品质。
参见图4，为本发明的GOA电路的第三优选实施例的结构示意图；
本优选实施例的GOA电路与第一优选实施例以及第二优选实施例的GOA电路的区别在于，稳压模块404上的第十七薄膜晶体管T17的栅极接入本级的时钟信号CK(n)，可以进一步降低本级的扫描信号G(n)输出端上的寄生电容，改善液晶显示面板的显示品质。
本优选实施例的GOA电路包括上拉控制模块401、上拉模块406、下传模块403、下拉模块405、下拉维持模块402、自举电容Cbt以及稳压模块404。上拉控制模块401，用于受上一级的级传信号ST(n-1)的控制生成本级的扫描电平信号；上拉模块406，用于根据本级的扫描电平信号以及本级的时钟信号CK(n)拉升本级的扫描信号；下传模块403，用于根据本级的扫描电平信号以及本级的时钟信号CK(n)生成本级的级传信号ST(n)；下拉模块405，用于根据下一级的级传信号ST(n+1)，拉低本级的扫描电平信号；下拉维持模块402，用于维持本级的扫描电平信号的低电平；自举电容Cbt用于生成本级的扫描信号的高电平；以及稳压模块，用于输出与本级的扫描信号一致的稳压信号；
其中，上拉控制模块401分别与上拉模块406、下传模块403、下拉模块405、下拉维持模块402连接，稳压模块404的输出端与自举电容Cbt的一端连接，自举电容Cbt的另一端电性连接于上拉控制模块401的输出端。
上拉控制模块401包括第一薄膜晶体管T1，第一薄膜晶体管T1的栅极接入上一级的级传信号ST(n-1)，第一薄膜晶体管T1的源极电性连接于恒压高电平源VDD，第一薄膜晶体管T1的漏极电性连接于上拉控制模块401的输出端。
上拉模块406包括第六薄膜晶体管T6，第六薄膜晶体管T6的栅极电性连接于上拉控制模块401的输出端，第六薄膜晶体管T6的源极接入本级的时钟信号CK(n)，第六薄膜晶体管T6的漏极电性连接于本级的扫描信号G(n)的输出端。
下传模块403包括第五薄膜晶体管T5，第五薄膜晶体管T5的栅极电性连接于上拉控制模块401的输出端，第五薄膜晶体管T5的源极接入本级的时钟信号CK(n)，第五薄膜晶体管T5的漏极电性连接于本级的级传信号ST(n)的输出端。
下拉模块包括第七薄膜晶体管T7和第八薄膜晶体管T8；
第七薄膜晶体管T7的栅极接入下一级的级传信号ST(n+1)，第七薄膜晶体管T7的源极电性连接于恒压低电平源Vss，第七薄膜晶体管T7漏极电性连接于上拉控制模块401的输出端；
第八薄膜晶体管T8的栅极接入下一级的级传信号ST(n+1)，第八薄膜晶体管T8的源极电性连接于恒压低电平源Vss，第八薄膜晶体管T8的漏极电性连接于本级的扫描信号G(n)的输出端。
下拉维持模块402包括第九薄膜晶体管T9、第十薄膜晶体管T10、第十一薄膜晶体管T11、第十二薄膜晶体管T12、第十三薄膜晶体管T13以及第十四薄膜晶体管T14；
第九薄膜晶体管T9的栅极和源极接入本级的时钟信号CK(n)，第九薄膜晶体管T9的漏极电性连接于第十一薄膜晶体管T11的栅极和第十薄膜晶体管T10的漏极；
第十薄膜晶体管T10的栅极电性连接于上拉控制模块401的输出端，第十薄膜晶体管T10源极电性连接于恒压低电平源Vss；
第十一薄膜晶体管T11的源极接入本级的时钟信号，第十一薄膜晶体管T11的漏极电性连接于第十三薄膜晶体管T13的栅极、第十四薄膜晶体管T14的栅极以及第十二薄膜晶体管T12的漏极；
第十二薄膜晶体管T12的栅极电性连接于上拉控制模块401的输出端，第十二薄膜晶体管T12的源极接入恒压低电平源Vss；
第十三薄膜晶体管T13的源极电性连接于恒压低电平源Vss，第十三薄膜晶体管T13的漏极电性连接于上拉控制模块401的输出端；
第十四薄膜晶体管T14的源极电性连接于恒压低电平源Vss，第十四薄膜晶体管T14的漏极电性连接于本级的扫描信号G(n)的输出端。
稳压模块404包括第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4以及第十七薄膜晶体管T17；
第二薄膜晶体管T2的栅极和源极电性连接于恒压高电平源VDD，第二薄膜晶体管T2的漏极电性连接于第四薄膜晶体管T4的栅极和第十七薄膜晶体管T17的漏极；
第三薄膜晶体管T3的栅极电性连接于本级的扫描信号G(n)的输出端，第三薄膜晶体管T3的源极电性连接于恒压高电平源VDD，第三薄膜晶体管T3的漏极电性连接于稳压模块404的输出端；
第四薄膜晶体管T4的源极电性连接于恒压低电平源Vss，第四薄膜晶体管T4的漏极电性连接云稳压模块404的输出端；
第十七薄膜晶体管T17的的源极电性连接于恒压低电平源Vss，第十七薄膜晶体管T17的栅极接入本级的时钟信号CK(n)。
本优选实施例的GOA电路还包括第十五薄膜晶体管T15和第十六薄膜晶体管T16；
第十五薄膜晶体管T15的栅极接入第二时钟信号XCK(n)，第十五薄膜晶体管T15的源极接入上一级的级传信号ST(n-1)，第十五薄膜晶体管T15的漏极电性连接于上拉控制模块401的输出端；
第十六薄膜晶体管T16的栅极接入第二时钟信号XCK(n)，第十六薄膜晶体管T16的源极电性连接于恒压低电平源Vss，第十六薄膜晶体管T16的漏极电性连接于本级的扫描信号G(n)的输出端；其中，
第二时钟信号XCK(n)的相位与本级的时钟信号CK(n)相位相反。
参见图4、图5，本优选实施例的GOA电路使用时，当上一级的级传信号ST(n-1)为高电平时，第一薄膜晶体管T1导通，恒压高电平源提供的恒压高电平通过第一薄膜晶体管T1给自举电容Cbt充电，使得第一参考点Q(n)上升到一较高的电平。
随后上一级的级传信号ST(n-1)转为低电平，第一薄膜晶体管T1关闭，第一参考点Q(n)通过自举电容Cbt维持一较高的电平。同时，本级的时钟信号CK(n)转为高电平，本级的扫描信号G(n)和级传信号ST(n)也转为高电平。当本级的时钟信号CK(n)为高电平时，第三薄膜晶体管T3和第十七薄膜晶体管T17打开，恒压低电平源Vss通过第十七薄膜晶体管T17传至第四薄膜晶体管T4的栅极，使得第四薄膜晶体管T4关闭，恒压高电平源VDD通过第三薄膜晶体管T3传至稳压信号P(n)的输出端，而稳压信号P(n)的输出端与自举电容Cbt的一端连接，即恒压高电平源VDD提供的恒压高电平继续给自举电容Cbt充电。
当下一级的级传信号ST(n+1)转为高电平时，第七薄膜晶体管T7和第八薄膜晶体管T8打开，恒压低电平源Vss产生的恒压低电平传至第一参考点Q(n)和本级的扫描信号G(n)的输出端，第一参考点Q(n)处的电压和本级的扫描信号G(n)被拉低。
由于第一参考点Q(n)转为低电平，使得第十薄膜晶体管T10和第十二薄膜晶体管T12关闭，同时，本级的时钟信号CK(n)此时的高电平经第九薄膜晶体管T9和第十一薄膜晶体管T11传至第十三薄膜晶体管T13的栅极和第十四薄膜晶体管T14的栅极，使得第十三薄膜晶体管T13和第十四薄膜晶体管T14打开，恒压低电平源Vss产生的恒压低电平维持第一参考点Q(n)和本级扫描信号G(n)输出端的低电平。
特别注意的是，当本级的扫描信号G(n)和本级的时钟信号CK(n)为低电平时，第三薄膜晶体管T3和第十七薄膜晶体管关闭，恒压高电平源提供的恒压高电平通过第二薄膜晶体管T2传至第四薄膜晶体管T4的栅极，使得第四薄膜晶体管打开，进而恒压低电平源提供的恒压低电平传至稳压模块204的输出端，使得稳压信号P(n)为低电平。
本优选实施例还可以通过第十五薄膜晶体管T15和第十六薄膜晶体管T16使电路在任一时间段内维持一个较小的状态，不会使得电路的功耗增加，具体地，当上一级的级传信号ST(n-1)为低电平，第二时钟信号为高电平时，第十五薄膜晶体管T15和第十六薄膜晶体管T16打开，恒压低电平源Vss提供的恒压低电平传至本级的扫描信号G(n)的输出端。
本优选实施例的GOA电路通过设置一稳压模块，将稳压模块的输出端与自举电容的一端连接，稳压模块的输出端输出的稳压信号与本级的扫描信号一致，利用稳压模块输出的稳压信号提升电位，起到和现有GOA电路一样的效果，并且降低了扫描信号输出端上的寄生电容，从而改善液晶显示面板的显示品质。
综上，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (10)

1.一种GOA电路，其特征在于，包括：
上拉控制模块，用于受上一级的级传信号的控制生成本级的扫描电平信号；
上拉模块，用于根据所述本级的扫描电平信号以及本级的时钟信号拉升本级的扫描信号；
下传模块，用于根据所述本级的扫描电平信号以及本级的时钟信号生成本级的级传信号；
下拉模块，用于根据下一级的级传信号，拉低所述本级的扫描电平信号；
下拉维持模块，用于维持所述本级的扫描电平信号的低电平；
自举电容，用于生成所述本级的扫描信号的高电平；以及，
稳压模块，用于输出与所述本级的扫描信号一致的稳压信号；其中，所述上拉控制模块分别与所述上拉模块、所述下传模块、所述下拉模块、所述下拉维持模块连接，所述稳压模块的输出端与所述自举电容的一端连接，所述自举电容的另一端电性连接于所述上拉控制模块的输出端。
2.根据权利要求1所述的GOA电路，其特征在于，所述上拉控制模块包括第一薄膜晶体管，所述第一薄膜晶体管的栅极接入所述上一级的级传信号，所述第一薄膜晶体管的源极电性连接于恒压高电平源，所述第一薄膜晶体管的漏极电性连接于所述上拉控制模块的输出端。
3.根据权利要求1所述的GOA电路，其特征在于，所述上拉模块包括第六薄膜晶体管，所述第六薄膜晶体管的栅极电性连接于所述上拉控制模块的输出端，所述第六薄膜晶体管的源极接入所述本级的时钟信号，所述第六薄膜晶体管的漏极电性连接于所述本级的扫描信号的输出端。
4.根据权利要求1所述的GOA电路，其特征在于，所述下传模块包括第五薄膜晶体管，所述第五薄膜晶体管的栅极电性连接于所述上拉控制模块的输出端，所述第五薄膜晶体管的源极接入所述本级的时钟信号，所述第五薄膜晶体管的漏极电性连接于所述本级的级传信号的输出端。
5.根据权利要求1所述的GOA电路，所述下拉模块包括第七薄膜晶体管和第八薄膜晶体管；
所述第七薄膜晶体管的栅极接入下一级的级传信号，所述第七薄膜晶体管的源极电性连接于恒压低电平源，所述第七薄膜晶体管漏极电性连接于所述上拉控制模块的输出端；
所述第八薄膜晶体管的栅极接入下一级的级传信号，所述第八薄膜晶体管的源极电性连接于所述恒压低电平源，所诉第八薄膜晶体管的漏极电性连接于所述本级的扫描信号的输出端。
6.根据权利要求1所述的GOA电路，其特征在于，所述下拉维持模块包括第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管以及第十四薄膜晶体管；
所述第九薄膜晶体管的栅极和源极接入所述本级的时钟信号，所述第九薄膜晶体管的漏极电性连接于所述第十一薄膜晶体管的栅极和所述第十薄膜晶体管的漏极；
所述第十薄膜晶体管的栅极电性连接于所述上拉控制模块的输出端，所述第十薄膜晶体管源极电性连接于恒压低电平源；
所述第十一薄膜晶体管的源极接入所述本级的时钟信号，所述第十一薄膜晶体管的漏极电性连接于所述第十三薄膜晶体管的栅极、所述第十四薄膜晶体管的栅极以及所述第十二薄膜晶体管的漏极；
所述第十二薄膜晶体管的栅极电性连接于所述上拉控制模块的输出端，所述第十二薄膜晶体管的源极接入所述恒压低电平源；
所述第十三薄膜晶体管的源极电性连接于所述恒压低电平源，所述第十三薄膜晶体管的漏极电性连接于所述上拉控制模块的输出端；
所述第十四薄膜晶体管的源极电性连接于所述恒压低电平源，所述第十四薄膜晶体管的漏极电性连接于所述本级的扫描信号的输出端。
7.根据权利要求1所述的GOA电路，其特征在于，所述稳压模块包括第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管以及第十七薄膜晶体管；
所述第二薄膜晶体管的栅极和源极电性连接于恒压高电平源，所述第二薄膜晶体管的漏极电性连接于所述第四薄膜晶体管的栅极和所述第十七薄膜晶体管的漏极；
所述第三薄膜晶体管的栅极电性连接于所述本级的扫描信号的输出端，所述第三薄膜晶体管的源极电性连接于所述恒压高电平源，所述第三薄膜晶体管的漏极电性连接于所述稳压模块的输出端；
所述第四薄膜晶体管的源极电性连接于恒压低电平源，所述第四薄膜晶体管的漏极电性连接于所述稳压模块的输出端；
所述第十七薄膜晶体管的的源极电性连接于所述恒压低电平源，所述第十七薄膜晶体管的栅极电性连接于所述本级的扫描信号的输出端。
8.根据权利要求1所述的GOA电路，其特征在于，所述稳压模块包括第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管以及第十七薄膜晶体管；
所述第二薄膜晶体管的栅极和源极电性连接于恒压高电平源，所述第二薄膜晶体管的漏极电性连接于所述第四薄膜晶体管的栅极和所述第十七薄膜晶体管的漏极；
所述第三薄膜晶体管的栅极电性连接于所述本级的扫描信号的输出端，所述第三薄膜晶体管的源极电性连接于所述恒压高电平源，所述第三薄膜晶体管的漏极电性连接于所述稳压模块的输出端；
所述第四薄膜晶体管的源极电性连接于恒压低电平源，所述第四薄膜晶体管的漏极电性连接于所述稳压模块的输出端；
所述第十七薄膜晶体管的的源极电性连接于所述恒压低电平源，所述第十七薄膜晶体管的栅极电性连接于所述本级的级传信号的输出端。
9.根据权利要求1所述的GOA电路，其特征在于，所述稳压模块包括第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管以及第十七薄膜晶体管；
所述第二薄膜晶体管的栅极和源极电性连接于恒压高电平源，所述第二薄膜晶体管的漏极电性连接于所述第四薄膜晶体管的栅极和所述第五薄膜晶体管的漏极；
所述第三薄膜晶体管的栅极电性连接于所述本级的扫描信号的输出端，所述第三薄膜晶体管的源极电性连接于所述恒压高电平源，所述第三薄膜晶体管的漏极电性连接于所述稳压模块的输出端；
所述第四薄膜晶体管的源极电性连接于恒压低电平源，所述第四薄膜晶体管的漏极电性连接于所述稳压模块的输出端；
所述第十七薄膜晶体管的的源极电性连接于所述恒压低电平源，所述第十七薄膜晶体管的栅极接入所述本级的时钟信号。
10.根据权利要求1所述的GOA电路，其特征在于，还包括第十五薄膜晶体管和第十六薄膜晶体管；
所述第十五薄膜晶体管的栅极接入第二时钟信号，所述第十五薄膜晶体管的源极接入所述上一级的级传信号，所述第十五薄膜晶体管的漏极电性连接于所述上拉控制模块的输出端；
所述第十六薄膜晶体管的栅极接入所述第二时钟信号，所述第十六薄膜晶体管的源极电性连接于恒压低电平源，所述第十六薄膜晶体管的漏极电性连接于所述本级的扫描信号的输出端；其中，
所述第二时钟信号的相位与所述本级的时钟信号相位相反。
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