CN103383989B - 像素结构的制造方法及其结构 - Google Patents

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Abstract

一种像素结构的制造方法，其至少包括下列步骤。于基板上形成图案化半导体层，且形成绝缘层覆盖图案化半导体层。形成图案化金属层于绝缘层上，再形成第一介电层覆盖图案化金属层。接着进行低温退火工艺，再进行等离子处理工艺。于等离子处理工艺之后，形成第二介电层覆盖第一介电层。形成第三介电层覆盖第二介电层。形成漏极与源极于第三介电层上，其中漏极与源极与图案化半导体层接触。形成保护层于漏极与源极上。形成像素电极于保护层上，且像素电极与漏极接触。本发明亦提出一种像素结构由上述像素结构的制造方法所制成。

Description

像素结构的制造方法及其结构
技术领域
本发明关于一种像素结构的制造方法及其结构，尤其涉及一种利用低温退火工艺对半导体层进行活化以及利用氢化等离子处理工艺对半导体层进行氢化的像素结构的制造方法及其结构。
背景技术
为达到高分辨率与高开口率等需求的显示面板的技术开发，具有高电子迁移率(mobility)的低温多晶硅(LTPS)薄膜晶体管已逐渐应用在显示面板上。另外，目前电子性消费产品轻薄以及可携式的需求，则须更进一步致力于可挠式(flexible)显示面板的技术开发。然而，为达到可挠式显示面板的需求则须以软性塑料基板取代玻璃基板。由于软性塑料基板较不耐高温，因此，薄膜晶体管的工艺温度则会有所局限。但是，相对的也会影响薄膜晶体管的元件特性如电子迁移率。如何在维持软性基板不变质的情况下提升薄膜晶体管的元件特性，则成为可挠式显示面板技术发展目前待解决的问题。
发明内容
本发明提供一种像素结构的制造方法及其结构，其可制作出一种电子迁移率较佳的像素结构。
本发明提出一种像素结构的制造方法，其至少包括下列步骤。首先，提供一基板，并于基板上形成图案化半导体层。接着，形成绝缘层覆盖图案化半导体层。之后，形成图案化金属层于绝缘层上，且图案化金属层于一垂直投影方向部分重迭于图案化半导体层。于形成图案化金属层之后，形成第一介电层覆盖图案化金属层。于形成于第一介电层之后，进行低温退火工艺。于进行低温退火工艺之后，进行氢化等离子处理工艺(hydrogenplasmatreatment)。于进行氢化等离子处理工艺之后，形成第二介电层覆盖第一介电层。随后，形成第三介电层覆盖第二介电层，且于第三介电层、第二介电层、第一介电层以及绝缘层内形成第一接触窗以及第二接触窗，分别暴露出部分的图案化半导体层。然后，形成源极以及漏极于第三介电层上，其中漏极通过第一接触窗与图案化半导体层接触，且源极通过第二接触窗与图案化半导体层接触。最后，形成保护层于源极以及漏极上，并于保护层中形成第三接触窗。形成像素电极于保护层上，且像素电极通过第三接触窗与漏极接触并电性连接。
其中，该第一介电层的厚度介于20纳米至40纳米之间。
其中，该第一介电层与该第二介电层的厚度总和介于200纳米至400纳米之间。
其中，该第三介电层的厚度实质上介于200纳米至400纳米之间。
其中，该第一介电层以及该第二介电层的材料包含氧化硅。
其中，该第三介电层的材料包含氮化硅。
其中，该低温退火工艺的工艺温度低于或等于400℃。
其中，该像素结构的制造方法更包含：更包含进行一掺杂工艺，以于该图案化金属层所暴露出的该图案化半导体层中形成一掺杂源极以及一掺杂漏极。
其中，该像素结构的制造方法更包含：移除部份该图案化金属层以形成一栅极；于与该栅极于该垂直投影方向重迭的部分该图案化半导体层中形成一通道层；以及于该掺杂源极与该通道层之间形成一轻掺杂源极，以及于该掺杂漏极与该通道层之间形成一轻掺杂漏极。
本发明提出一种像素结构，包含基板、图案化半导体层、绝缘层、栅极、第一介电层、第二介电层、第三介电层源极以及漏极。图案化半导体层位于基板上，且包括通道层、掺杂源极、掺杂漏极、轻掺杂源极以及轻掺杂漏极。绝缘层覆盖于图案化半导体层上。栅极位于绝缘层上，栅极于垂直投影方向重迭于通道层。第一介电层覆盖栅极，第二介电层覆盖第一介电层，且第三介电层覆盖第二介电层，其中绝缘层、第一介电层、第二介电层以及第三介电层具有第一接触窗以及第二接触窗，分别暴露出掺杂漏极及掺杂源极。源极以及漏极分别位于第三介电层上，其中源极通过第二接触窗与掺杂源极接触，且漏极通过第一接触窗与掺杂漏极接触。第一介电层的厚度实质上介于20纳米至40纳米之间，且第二介电层与第一介电层之厚度总和实质上介于200纳米至400纳米之间。
其中，该第三介电层的厚度介于200纳米至400纳米之间。
其中，该第一介电层以及该第二介电层的材料包含氧化硅。
其中，该第三介电层的材料包含氮化硅。
其中，该掺杂源极位于该通道层的一侧，且该掺杂漏极位于该通道层的另一侧。
其中，该轻掺杂源极位于该掺杂源极与该通道层之间，且该轻掺杂漏极位于该掺杂漏极与该通道层之间。
其中，该像素结构更包含:一保护层，覆盖该源极及该漏极，且该保护层具有一第三接触窗，暴露出部分的该漏极；以及一像素电极位于该保护层上，该像素电极通过该第三接触窗与该漏极接触且电性连接。
本发明的像素结构的制造方法分别利用低温退火工艺对半导体层进行活化以及利用氢化等离子处理工艺对半导体层进行氢化，因此，可有效修补半导体层的缺陷并提升氢化效果。
附图说明
图1至图7为本发明的一实施例的像素结构的制造方法的示意图。
D掺杂工艺
100基板
110图案化半导体层
111a掺杂源极
111b掺杂漏极
112a轻掺杂源极
112b轻掺杂漏极
113通道层
120绝缘层
130图案化金属层
131栅极
141第一介电层
142第二介电层
143第三介电层
151第一接触窗
152第二接触窗
153第三接触窗
160漏极
170源极
180保护层
190像素电极
1像素结构
具体实施方式
本发明的目的及优点，通过下列实施例中伴随图式与元件符号的详细叙述后，将更为显着。
为使本领域技术人员能更进一步了解本发明，下文特列举本发明的较佳实施例，并配合所附图式，详细说明本发明的构成内容及所欲达成的功效。
图1至图7为本发明的一实施例之像素结构的制造方法的示意图。本发明的像素结构的制造方法如下。请同时参阅图1至图7。如图1所示，提供基板100，例如为软性基板或玻璃基板，其中软性基板例如可为聚亚酰胺(polyimide,PI)或其它可挠式的塑料基板，但不限于此。接着，形成图案化半导体层110于基板100上，图案化半导体层的材质可为非晶硅(amorphoussilicon)，但不限于此。图案化半导体层110可利用例如微影蚀刻工艺进行图案化，但不限于此。在本实施例中，图案化半导体层可借由例如准分子激光退火(excimerlaserannealing,ELA)工艺将非晶硅转变成多晶硅，但不限于此。
如图2所示，形成绝缘层120覆盖图案化半导体层110与基板100。之后，形成图案化金属层130于绝缘层120上，图案化金属层130例如由溅镀与蚀刻制作而成，但不限于此。图案化金属层130的材质可为金属或合金，例如金、银、铜、铝、钛、钼或其组合等，但不限于此。图案化金属层130于垂直投影方向部分重迭于图案化半导体层110。在本实施例中，形成图案化半导体层110之后，可以保留用以定义图案化金属层130之光刻胶图案(图未示)作为屏蔽进行掺杂工艺D，以于图案化半导体层110中形成掺杂源极111a以及掺杂漏极111b。掺杂工艺D例如可为P型掺杂(P-typedoping)工艺或N型掺杂(N-typedoping)工艺，但不限于此。
如图3所示，接着，进行蚀刻工艺例如湿蚀刻工艺去除图案化金属层130的部份侧壁以形成栅极131，并移除光刻胶图案以暴露出预定形成轻掺杂源极区以及轻掺杂漏极区的区域。再利用栅极131作为屏蔽进行轻掺杂工艺以形成轻掺杂源极112a以及轻掺杂漏极112b，但不限于此。另外，与栅极131重迭而未被掺杂之部份图案化半导体层110则成为通道层113。在本发明中，栅极131、掺杂源极111a、掺杂漏极111b、轻掺杂源极112a以及轻掺杂漏极112b的形成方式并不以此为限。举例而言，在一变化实施例中，可先于绝缘层120上形成金属层(图未示)，并利用灰阶光掩模(halftonemask)于金属层上形成一光刻胶图案(图未示)，其中光刻胶图案暴露出欲形成掺杂源极111a与掺杂漏极111b的区域，而对应于欲形成栅极131之区域的光刻胶图案之厚度大于欲形成轻掺杂源极112a以及轻掺杂漏极112b之区域的光刻胶图案之厚度。接着蚀刻光刻胶图案所暴露出的导电层以形成图案化金属层130，并利用光刻胶图案作为屏蔽进行掺杂工艺D，以形成掺杂源极111a与掺杂漏极111b。接着进行灰化(ashing)工艺去除厚度较薄的光刻胶图案，以暴露出欲形成轻掺杂源极112a以及轻掺杂漏极112b之区域。随后蚀刻掉灰化后的光刻胶图案所暴露出的图案化金属层130以形成栅极131。之后，再利用灰化后的光刻胶图案作为屏蔽进行轻掺杂工艺，以形成轻掺杂源极112a以及轻掺杂漏极112b。或者，在另一变化实施例中，可先利用一光掩模作为屏蔽进行掺杂工艺以形成掺杂源极111a与掺杂漏极111b，再利用栅极131作为屏蔽进行轻掺杂工艺以形成轻掺杂源极112a以及轻掺杂漏极112b。
如图4所示，形成第一介电层141覆盖栅极130与绝缘层120，第一介电层141的材质可为例如氧化硅(siliconoxide,SiOx)，而第一介电层141的厚度实质上为20纳米(nm)至40nm，但不以此为限。在本实施例中，第一介电层141的厚度例如为30nm，但不限于此。于形成第一介电层141之后，先进行低温退火工艺，其中低温退火工艺温度实质上小于或等于400℃。在本实施例中，低温退火工艺例如可于炉子中进行退火工艺，且也可在炉管中进行，但不限于此。在本实施例中，于约400℃下进行低温退火工艺，且工艺所需时间实质上为1至2小时。借由低温退火工艺的热处理将掺杂源极111a、轻掺杂源极112a、掺杂漏极111b以及轻掺杂漏极112b活化。活化系指对先前经由掺杂工艺D之掺杂源极111a、轻掺杂源极112a、掺杂漏极111b以及轻掺杂漏极112b于升温后进行离子扩散，以提升薄膜晶体管的电性。接着，在维持约400℃的温度下，通入氢气以进行氢化等离子处理工艺(hydrogenplasmatreatment)。在本实施例中，氢化等离子处理工艺所需时间实质上为2至3分钟，并借由氢化等离子处理工艺氢化通道层113。氢化是指修补通道层113的材料中硅之间的断键或是硅与接口之间的断键，并借由修补材料本身的缺陷，以提升薄膜晶体管之元件特性。
如图5所示，形成第二介电层142覆盖第一介电层141，第二介电层142的材质可为氧化硅，但不限于此。第二介电层142与第一介电层141的厚度总和实质上为200nm至400nm，但不限于此。之后，形成第三介电层143覆盖第二电介层142，第三介电层143的材质可为氮化硅(siliconnitride,SiNx)，但不限于此。第三介电层143的厚度实质上为200nm至400nm，但不限于此。在本实施例中，第一介电层141、第二介电层142以及第三介电层143的厚度实质上为600nm，但不限于此。然后，在第三介电层143、第二介电层142、第一介电层141以及绝缘层120内形成第一接触窗151以及第二接触窗152，其中第一接触窗151暴露出掺杂漏极111b，且第二接触窗152暴露出掺杂源极111a。在本实施例中，前述工艺例可利用例如微影蚀刻工艺形成第一接触窗151以及第二接触窗152，但不限于此。
如图6所示，形成漏极160以及源极170于第三介电层143上，漏极160通过第一接触窗151与掺杂漏极111b接触并电性连接，且源极170通过第二接触窗152与掺杂源极111a接触并电性连接。在本实施例中，前述工艺可利用例如微影蚀刻工艺形成漏极160以及源极170，但不限于此。
如图7所示，形成保护层180于漏极160以及源极170上，且于保护层180中形成第三接触窗153，以暴露出部分之漏极160。保护层180的材料可为无机材料、有机材料或有机/无机混合材料，且保护层180可为单层保护层或多层保护层。最后，形成像素电极190于保护层180上，且像素电极190通过第三接触窗153与漏极160接触并电性连接。借由上述工艺，可制作出本实施例的像素结构1。像素电极190的材料可为透明导电材料，例如氧化铟锡(ITO)、氧化铟锌(IZO)或其它适合材料。在本实施例中，如上述的像素结构较佳应用于可挠式有机发光显示面板，也可应用于液晶显示面板、有机发光显示面板、可挠式显示面板或其它显示面板等。
请参考表1。表1列示了本发明实施例与对照组的薄膜晶体管的临界电压(thresholdvoltage，Vthc)、电子迁移率(mobility)、次临界摆幅(subthresholdswing,S.S.)、开启电流值(Ion)以及关闭电流值(Ioff)的测试结果。
表1.
不同于本实施例，对照组的作法为依序形成图案化半导体层以与栅极之后，接着依序沉积300nm的第一介电层(SiOx)以及300nm的第二介电层(SiNx)于栅极上，并于形成第一介电层与第二介电层之后进行低温退火工艺，因此其是利用第二介电层中所含有的氢原子扩散至栅极与图案化半导体层中而进行氢化。由于在低温下会使得氢扩散的效率不佳，进而降低氢化效果。如表1所示，对照组的薄膜晶体管的电子迁移率为47cm2/VS，且次临界摆幅为0.26V/sec。本实施例的薄膜晶体管的电荷迁移率为63cm2/VS，且次临界摆幅为0.15V/sec。应说明的是电子迁移率越大即代表薄膜晶体管的电性越佳，且次临界摆幅越小则也代表薄膜晶体管的电性越佳。因此，相较于对照组与实施例的电子迁移率以及次临界摆幅，实施例的薄膜晶体管均呈现较佳的元件特性。由表1可知，利用本发明的像素结构的制造方法可以使得薄膜晶体管具有良好的电性，较高的电子迁移率以及较佳的次临界摆幅。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明权利要求的保护范围。

Claims (15)

1.一种像素结构的制造方法，其特征在于，包含：
提供一基板；
形成一图案化半导体层于该基板上；
形成一绝缘层覆盖该图案化半导体层；
形成一图案化金属层于该绝缘层上，该图案化金属层于一垂直投影方向部分重迭于该图案化半导体层；
于形成该图案化金属层之后，形成一第一介电层覆盖该图案化金属层；
于形成于该第一介电层之后，进行一低温退火工艺；
于进行该低温退火工艺之后，进行一氢化等离子处理工艺；
于进行该氢化等离子处理工艺之后，形成一第二介电层覆盖该第一介电层；
形成一第三介电层覆盖该第二介电层，且于该第三介电层、该第二介电层、该第一介电层以及该绝缘层内形成一第一接触窗以及一第二接触窗，以分别暴露出部分的该图案化半导体层；
形成一源极以及一漏极于该第三介电层上，其中该漏极通过该第一接触窗与该图案化半导体层接触，且该源极通过该第二接触窗与该图案化半导体层接触；
形成一保护层于该源极以及该漏极上，并于该保护层内形成一第三接触窗，暴露出部分的该漏极；以及
形成一像素电极于该保护层上，且该像素电极通过该第三接触窗与该漏极接触；
其中，于400℃下进行低温退火工艺，在维持400℃的温度下，通入氢气以进行氢化等离子处理工艺，氢化等离子处理工艺所需时间为2至3分钟。
2.根据权利要求1所述的像素结构的制造方法，其特征在于，该第一介电层的厚度介于20纳米至40纳米之间。
3.根据权利要求1所述的像素结构的制造方法，其特征在于，该第一介电层与该第二介电层的厚度总和介于200纳米至400纳米之间。
4.根据权利要求1所述的像素结构的制造方法，其特征在于，该第三介电层的厚度介于200纳米至400纳米之间。
5.根据权利要求1所述的像素结构的制造方法，其特征在于，该第一介电层以及该第二介电层的材料包含氧化硅。
6.根据权利要求1所述的像素结构的制造方法，其特征在于，该第三介电层的材料包含氮化硅。
7.根据权利要求1所述的像素结构的制造方法，其特征在于，更包含进行一掺杂工艺，以于该图案化金属层所暴露出的该图案化半导体层中形成一掺杂源极以及一掺杂漏极。
8.根据权利要求7所述的像素结构的制造方法，其特征在于，更包含：
移除部份该图案化金属层以形成一栅极；
于与该栅极的该垂直投影方向重迭的部分该图案化半导体层中形成一通道层；以及
于该掺杂源极与该通道层之间形成一轻掺杂源极，以及于该掺杂漏极与该通道层之间形成一轻掺杂漏极。
9.根据权利要求1所述的像素结构的制造方法所制造的像素结构，其特征在于，包含：
一基板；
一图案化半导体层位于该基板上，该图案化半导体层包括一通道层、一掺杂源极、一掺杂漏极、一轻掺杂源极以及一轻掺杂漏极；
一绝缘层覆盖于该图案化半导体层上；
一栅极位于该绝缘层上，该栅极于一垂直投影方向重迭于该通道层；
一第一介电层覆盖该栅极；
一第二介电层覆盖该第一介电层；
一第三介电层覆盖该第二介电层，其中该绝缘层、该第一介电层、该第二介电层以及该第三介电层具有一第一接触窗以及一第二接触窗，分别暴露出该掺杂漏极及该掺杂源极；以及
一源极以及一漏极分别位于该第三介电层上，其中该源极通过该第二接触窗与该掺杂源极接触，且该漏极通过该第一接触窗与该掺杂漏极接触；
其中该第一介电层的厚度介于20纳米至40纳米之间，且该第二介电层与该第一介电层的厚度总和介于200纳米至400纳米之间。
10.根据权利要求9所述的像素结构，其特征在于，该第三介电层的厚度介于200纳米至400纳米之间。
11.根据权利要求9所述的像素结构，其特征在于，该第一介电层以及该第二介电层的材料包含氧化硅。
12.根据权利要求9所述的像素结构，其特征在于，该第三介电层的材料包含氮化硅。
13.根据权利要求9所述的像素结构，其特征在于，该掺杂源极位于该通道层的一侧，且该掺杂漏极位于该通道层的另一侧。
14.根据权利要求13所述的像素结构，其特征在于，该轻掺杂源极位于该掺杂源极与该通道层之间，且该轻掺杂漏极位于该掺杂漏极与该通道层之间。
15.根据权利要求9所述的像素结构，其特征在于，更包含:
一保护层，覆盖该源极及该漏极，且该保护层具有一第三接触窗，暴露出部分的该漏极；以及
一像素电极位于该保护层上，该像素电极通过该第三接触窗与该漏极接触且电性连接。
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