CN105913826B - 移位寄存器单元及驱动方法、移位寄存器电路及显示装置 - Google Patents

Abstract

本发明的实施例提供一种移位寄存器单元及驱动方法、移位寄存器电路及显示装置，涉及显示技术领域，能够保证移位寄存器单元的各个单元中的晶体管栅极电平在高低交替变换中，可以抑制器件阈值电压漂移现象，避免GOA单元在面板长时显示过程中稳定性变差。移位寄存器单元，包括：输入单元、输出单元、第一节点电平控制单元、第二节点电平控制单元、第三节点电平控制单元和第四节点电平控制单元。本发明的实施例用于显示器制造。

Description

移位寄存器单元及驱动方法、移位寄存器电路及显示装置

技术领域

本发明的实施例涉及显示技术领域，尤其涉及一种移位寄存器单元及驱动方法、移位寄存器电路及显示装置。

背景技术

液晶显示面板由垂直和水平阵列式像素矩阵组成，在显示过程中通过栅极驱动电路输出栅极扫描信号，逐行扫描访问各像素；栅极驱动电路用于产生像素的栅极扫描电压，阵列基板行驱动(英文全称：GateDriveronArray，简称：GOA)是一种将栅极驱动电路集成于薄膜场效应晶体管(英文全称：ThinFilmTransistor，简称：TFT)基板上的技术，每个GOA单元作为一个移位寄存器将扫描信号依次传递给下一GOA单元，逐行开启TFT开关，完成像素单元的数据信号输入。

OxideTFTLCD(liquidcrystaldisplay，液晶显示器)是一种以金属氧化物制作TFT的显示面板，具有TFT电子迁移率高、开口率大等优点。如图1与图2分别是一种传统的GOA单元结构与时序，由图中可以看到其INPUT、RESET与PU点信号分别控制的M1、M2与M3，栅极长期处于负压下工作，TFT特性容易发生变化，GOA单元稳定性较差。

综上，在传统GOA单元电路中，TFT器件的栅极长期在低电压下工作，TFT在这种状态下易发生特性变化，如：Vth漂移现象；尤其是以Oxide制作的TFT器件更易受到单一偏压的影响，使GOA单元在面板长时显示过程中稳定性变差，干扰正常扫描信号的输出。

发明内容

本发明的实施例提供一种移位寄存器单元及驱动方法、移位寄存器电路及显示装置，能够保证移位寄存器单元的各个单元中的晶体管栅极电平在高低交替变换中，可以抑制器件阈值电压漂移现象，避免GOA单元在面板长时显示过程中稳定性变差。

第一方面，提供一种移位寄存器单元，包括：输入单元、输出单元、第一节点电平控制单元、第二节点电平控制单元、第三节点电平控制单元和第四节点电平控制单元；

其中，所述输入单元连接输入端、第一节点、第二节点，用于在第一节点的电平控制下将所述输入端的输入信号输出至所述第二节点；

第一节点电平控制单元，连接所述第一节点、第一时钟信号端和第二时钟信号端，用于在所述第二时钟信号端的第二时钟信号控制下将所述第一时钟信号端的第一时钟信号传输至所述第一节点；

第二节点电平控制单元，连接所述第二节点、第三时钟信号端和第四时钟信号端，用在所述第四时钟信号端的第四时钟信号控制下将所述第三时钟信号端的第三时钟信号传输至所述第二节点；

所述第三节点电平控制单元，连接所述第三节点、第二时钟信号端和第三时钟信号端，用于在所述第三时钟信号端的第三时钟信号的控制下将所述第二时钟信号端的第二时钟信号输出至所述第三节点；

所述第四节点电平控制单元，连接输出端、第四时钟信号端和参考电平端；用于在所述第四时钟信号端的第四时钟信号的控制下将所述参考电平端的电平输出至所述输出端；

所述输出单元连接所述第二节点、第三节点和输出端，用于存储所述第二节点的信号，并在所述第二节点的信号控制下将所述第三节点的信号输出至所述输出端；

所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号为占空比1:1的周期性时钟信号，并且依次增加四分之一周期的相位延迟；其中各个单元均包含晶体管。

可选的，所述输入单元包括第二晶体管，所述第二晶体管的栅极连接所述第一节点，所述第二晶体管的源极连接所述输入端、所述第二晶体管的漏极连接所述第二节点。

可选的，所述第一节点电平控制单元，包括第一晶体管，所述第一晶体管的栅极连接所述第二时钟信号端，所述第一晶体管的源极连接所述第一节点、所述第一晶体管的漏极连接所述第一时钟信号端。

可选的，所述第二节点电平控制单元包括第五晶体管，所述第五晶体管的栅极连接所述第四时钟信号端，所述第五晶体管的源极连接所述第二节点、所述第五晶体管的漏极连接所述第三时钟信号端。

可选的，所述第三节点电平控制单元包括第第三晶体管，所述第三晶体管的栅极连接所述第三时钟信号端，所述第三晶体管的源极连接所述第二时钟信号端、所述第三晶体管的漏极连接所述第三节点。

可选的，所述第四节点电平控制单元包括第六晶体管，所述第六晶体管的栅极连接所述第四时钟信号端，所述第六晶体管的源极连接所述输出端、所述第六晶体管的漏极连接所述参考电平端。

可选的，所述输出单元包括电容和第四晶体管，所述第四晶体管的栅极连接所述第二节点，所述第四晶体管的源极连接所述第三节点、所述第四晶体管的漏极连接所述输出端；所述电容串联在所述第二节点和所述输出端之间。

可选的，所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的周期长度相同，所述输入端的输入信号时长为各个时钟信号的四分之一周期；所述输入信号的上升沿与所述第二时钟信号的上升沿同步。

第二方面，提供一种移位寄存器电路，包括：至少两级级联的移位寄存器单元，其中所述移位寄存器单元为上述任一移位寄存器单元。

第三方面，提供一种显示装置，上述的移位寄存器电路。

第四方面，提供一种移位寄存器单元的驱动方法，包括：

第一阶段，第一时钟信号为高电平、第二时钟信号为高电平、第三时钟信号为低电平，第四时钟信号为低电平；第二时钟信号控制所述第一电平控制单元将所述第一时钟信号传输至第一节点；所述第一时钟信号控制所述输入单元将所述输入信号输出至所述第二节点；所述输出单元存储所述输入信号；第三时钟信号控制所述第三电平控制单元关闭；所述第四时钟信号控制所述第三电平控制单元和所述第四电平控制单元关闭；

第二阶段，第一时钟信号为低电平、第二时钟信号为高电平、第三时钟信号为高电平，第四时钟信号为低电平；第二时钟信号控制所述第一电平控制单元将所述第一时钟信号传输至第一节点；所述第一时钟信号控制所述输入单元关闭；第三时钟信号控制所述第三电平控制单元将所述第二时钟信号传输至第三节点；所述第四时钟信号控制所述第三电平控制单元和所述第四电平控制单元关闭；所述输出单元在所述第一节点的电平控制下将所述第二时钟信号输出至所述输出端；

第三阶段，第一时钟信号为低电平、第二时钟信号为低电平、第三时钟信号为高电平，第四时钟信号为高电平；第二时钟信号控制所述第一电平控制单元关闭；第三时钟信号控制所述第三电平控制单元将所述第二时钟信号传输至第三节点；所述第四时钟信号控制所述第三电平控制单元将所述第三时钟信号传输至所述第二节点；所述输出单元在所述第一节点的电平控制下将所述第二时钟信号输出至所述输出端；所述第四时钟信号控制所述第四电平控制单元将所述所述参考电平端的电平传输至所述输出端；

在其他阶段，所述第二时钟信号为高电平时，第二时钟信号控制所述第一电平控制单元将所述第一时钟信号传输至所述第一节点，所述第一时钟信号控制所述输入单元开启或关闭；所述第四时钟信号为高电平时，所述第四时钟信号控制所述第三电平控制单元将所述第三时钟信号传输至所述第二节点，所述第三时钟信号控制所述输出单元开启或关闭。

其中，在上述方案中，由于各个单元均包含晶体管，并且第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号为占空比1:1的周期性时钟信号，并且依次增加四分之一周期的相位延迟；保证了各个单元中的晶体管栅极电平在高低交替变换中，可以抑制器件阈值电压漂移现象，避免GOA单元在面板长时显示过程中稳定性变差。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术的实施例提供的一种移位寄存器单元的示意性结构图；

图2为本图1提供的移位寄存器单元的各个信号端的时序信号状态示意图；

图3为本发明的实施例提供的一种移位寄存器单元的示意性结构图；

图4为本发明的另一实施例提供的一种移位寄存器单元的示意性结构图；

图5为本发明实施例提供一种移位寄存器电路示意性结构图；

图6为本发明实施例提供的移位寄存器单元的各个信号端的时序信号状态示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中源极称为第一端，漏极称为第二端。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外本发明实施例所采用的开关晶体管包括P型开关晶体管和N型开关晶体管两种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管为在栅极为高电平时导通，在栅极为低电平时截止。

参照图3所示，本发明的实施例提供一种移位寄存器单元，供一种移位寄存器单元，包括：输入单元11、输出单元12、第一节点电平控制单元13、第二节点电平控制单元14、第三节点电平控制单元15和第四节点电平控制单元16；

其中，所述输入单元11连接输入端Input、第一节点a、第二节点b，用于在第一节点a的电平控制下将所述输入端Input的输入信号输出至所述第二节点b；

第一节点电平控制单元13，连接所述第一节点a、第一时钟信号端CLK1和第二时钟信号端CLK2，用于在所述第二时钟信号端CLK2的第二时钟信号控制下将所述第一时钟信号端CLK1的第一时钟信号传输至所述第一节点a；

第二节点电平控制单元14，连接所述第二节点b、第三时钟信号端CLK3和第四时钟信号端CLK4，用在所述第四时钟信号端CLK4的第四时钟信号控制下将所述第三时钟信号端CLK3的第三时钟信号传输至所述第二节点b；

所述第三节点电平控制单元15，连接所述第三节点c、第二时钟信号端CLK2和第三时钟信号端CLK3，用于在所述第三时钟信号端CLK3的第三时钟信号的控制下将所述第二时钟信号端CLK2的第二时钟信号输出至所述第三节点c；

所述第四节点电平控制单元16，连接输出端Output、第四时钟信号端CLK4和参考电平端VSS；用于在所述第四时钟信号端CLK4的第四时钟信号的控制下将所述参考电平端VSS的电平输出至所述输出端Output；

所述输出单元12连接所述第二节点b、第三节点c和输出端Output，用于存储所述第二节点b的信号，并在所述第二节点b的信号控制下将所述第三节点c的信号输出至所述输出端Output；

所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号为占空比1:1的周期性时钟信号，并且依次增加四分之一周期的相位延迟；其中各个单元均包含晶体管。

其中，在上述方案中，由于各个单元均包含晶体管，并且第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号为占空比1:1的周期性时钟信号，并且依次增加四分之一周期的相位延迟；保证了各个单元中的晶体管栅极电平在高低交替变换中，可以抑制器件阈值电压漂移现象，避免GOA单元在面板长时显示过程中稳定性变差。

具体的参照图4所示，本发明的实施例提供一种移位寄存器单元，供一种移位寄存器单元，包括：输入单元11、输出单元12、第一节点电平控制单元13、第二节点电平控制单元14、第三节点电平控制单元15和第四节点电平控制单元16；

所述输入单元11包括第二晶体管T2，所述第二晶体管T2的栅极连接所述第一节点a，所述第二晶体管T2的源极连接所述输入端Input、所述第二晶体管t2的漏极连接所述第二节点b。

第一节点电平控制单元13，包括第一晶体管T1，所述第一晶体管T1的栅极连接所述第二时钟信号端CLK2，所述第一晶体管T1的源极连接所述第一节点a、所述第一晶体管T1的漏极连接所述第一时钟信号端CLK1。

第二节点电平控制单元14包括第五晶体管T5，所述第五晶体管T5的栅极连接所述第四时钟信号端CLK4，所述第五晶体管T5的源极连接所述第二节点b、所述第五晶体管T5的漏极连接所述第三时钟信号端CLK3。

第三节点电平控制单元15包括第三晶体管T3，所述第三晶体管T3的栅极连接所述第三时钟信号端CLK3，所述第三晶体管T3的源极连接所述第二时钟信号端CLK2、所述第三晶体管T3的漏极连接所述第三节点c。

第四节点电平控制单元16包括第六晶体管T6，所述第六晶体管T6的栅极连接所述第四时钟信号端CLK4，所述第六晶体管T6的源极连接所述输出端Output、所述第六晶体管T6的漏极连接所述参考电平端Vss。

输出单元包括电容C和第四晶体管T4，所述第四晶体管T4的栅极连接所述第二节点b，所述第四晶体管T4的源极连接所述第三节点c、所述第四晶体管T4的漏极连接所述输出端Output；所述电容c串联在所述第二节点b和所述输出端Output之间。

所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号为占空比1:1的周期性时钟信号，并且依次增加四分之一周期的相位延迟；其中各个单元均包含晶体管。其中，第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的周期长度相同，所述输入端的输入信号时长为各个时钟信号的四分之一周期；所述输入信号的上升沿与所述第二时钟信号的上升沿同步。

其中，在上述方案中，由于各个单元均包含晶体管，并且第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号为占空比1:1的周期性时钟信号，并且依次增加四分之一周期的相位延迟；保证了各个单元中的晶体管栅极电平在高低交替变换中，可以抑制器件阈值电压漂移现象，避免GOA单元在面板长时显示过程中稳定性变差。

本发明的实施例上述移位寄存器单元的驱动方法，包括：

第一阶段，第一时钟信号为高电平、第二时钟信号为高电平、第三时钟信号为低电平，第四时钟信号为低电平；第二时钟信号控制所述第一电平控制单元将所述第一时钟信号传输至第一节点；所述第一时钟信号控制所述输入单元将所述输入信号输出至所述第二节点；所述输出单元存储所述输入信号；第三时钟信号控制所述第三电平控制单元关闭；所述第四时钟信号控制所述第三电平控制单元和所述第四电平控制单元关闭；

第二阶段，第一时钟信号为低电平、第二时钟信号为高电平、第三时钟信号为高电平，第四时钟信号为低电平；第二时钟信号控制所述第一电平控制单元将所述第一时钟信号传输至第一节点；所述第一时钟信号控制所述输入单元关闭；第三时钟信号控制所述第三电平控制单元将所述第二时钟信号传输至第三节点；所述第四时钟信号控制所述第三电平控制单元和所述第四电平控制单元关闭；所述输出单元在所述第一节点的电平控制下将所述第二时钟信号输出至所述输出端；

第三阶段，第一时钟信号为低电平、第二时钟信号为低电平、第三时钟信号为高电平，第四时钟信号为高电平；第二时钟信号控制所述第一电平控制单元关闭；第三时钟信号控制所述第三电平控制单元将所述第二时钟信号传输至第三节点；所述第四时钟信号控制所述第三电平控制单元将所述第三时钟信号传输至所述第二节点；所述输出单元在所述第一节点的电平控制下将所述第二时钟信号输出至所述输出端；所述第四时钟信号控制所述第四电平控制单元将所述参考电平端的电平传输至所述输出端；

在其他阶段，所述第二时钟信号为高电平时，第二时钟信号控制所述第一电平控制单元将所述第一时钟信号传输至所述第一节点，所述第一时钟信号控制所述输入单元开启或关闭；所述第四时钟信号为高电平时，所述第四时钟信号控制所述第三电平控制单元将所述第三时钟信号传输至所述第二节点，所述第三时钟信号控制所述输出单元开启或关闭。

参照图5所示，提供一种移位寄存器电路，包括：至少两级级联的移位寄存器单元，其中所述移位寄存器单元为上述任一移位寄存器单元。该移位寄存器电路用作提供显示装置的栅线驱动信号，其中如图所示，

具体的，如图5所示移位寄存器电路，包括若干个移位寄存器单元，其中GOA单元N-1的输出端Output连接移位寄存器单元N的输入端Input并连接一条栅线OGN-1，移位寄存器单元N的输出端Output连接移位寄存器单元N+1的输入端Input并连接一条栅线OGN，其他的移位寄存器单元依照此方法连接，此外每个移位寄存器单元都有一个第一时钟信号端CLK1、一个第二时钟信号端CLK2、一个第三时钟信号端CLK3、一个第四时钟信号端CLK4和一个参考电平端Vss输入，其中CLK1、CLK2、CLK3、CLK4分别输入四个***时钟信号，参考电平端V1为低电平或接地。在本实施例中，第一个移位寄存器单元为移位寄存器单元SR1，则移位寄存器单元SR1的Input1输入一个激活脉冲信号，可选的如帧起始信号STV。需要说明的是，***时钟信号CLOCK是两个或更多的移位寄存器单元的驱动时钟信号。

其中，参照图6所示的各个信号端的时序信号状态图，对本申请上述图4提供的移位寄存器单元的工作原理进行说明如下以：

第一阶段，CLK1＝1，CLK2＝1，CLK3＝0，CLK4＝0，a＝1，b＝1，Input＝1，Output＝0，VSS＝0；T1、T4导通，其它晶体管截止；需要说明的是，以下实施例中，“0”表示低电平；“1”表示高电平。在第一个1/4时钟周期，Input输入一个1/4时钟周期的高电平信号作为第N级GOA单元时段的开始，同时该高电平信号储存在电容C中，b点维持高电平使T4开启，但是CLK3此时仍为低电平使T3截止，所以Output仍保持低电平不变；同时CLK4处于低电平使T5、T6截止，CLK3对b点无影响，VSS对Output无影响。

第二阶段，CLK1＝0，CLK2＝1，CLK3＝1，CLK4＝0，a＝0，b＝1，Input＝0，Output＝1，VSS＝0；在第二个1/4时钟周期，CLK1变为低电平使T2截止，CLK4仍处于低电平使T5与T6截止，b点保持高电平使T4导通，同时CLK3置于高电平使T3导通，Output与CLK2同步，输出高电平，启动该行像素扫描。

第三阶段，CLK1＝0，CLK2＝0，CLK3＝1，CLK4＝1，a＝0，b＝1，Input＝0，Output＝0，VSS＝0；在第三个1/4时钟周期，CLK4与CLK3同时置于高电平使b仍然保持高电平，T4、T3与T6导通，CLK2此时处于低电平并通过T3、T4将Output拉至低电平，同时VSS也可通过T6将Output拉至低电平，保证Output信号迅速被拉低，N级单元时段结束。

在其他阶段，CLK4在高电平时控制T5导通，将CLK3信号传输至b点，保证b点电压处于正负交替变换中，抑制T4的阈值电压漂移；CLK2在高电平时控制T1导通，将CLK1信号传输至a点，保证a点电压处于正负交替变换中，抑制T2的阈值电压漂移；其它各TFT栅极信号由各自对应的CLK直接控制，也在处于正负交替变换中。从而保证了各个晶体管栅极电平在高低交替变换中，可以抑制器件阈值电压漂移现象，避免GOA单元在面板长时显示过程中稳定性变差。

本发明实施例提供一种显示装置，包括上述实施例中任一种移位寄存器电路。

另外，显示装置可以为：电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (11)

1.一种移位寄存器单元，其特征在于，包括：输入单元、输出单元、第一节点电平控制单元、第二节点电平控制单元、第三节点电平控制单元和第四节点电平控制单元；

其中，所述输入单元连接输入端、第一节点、第二节点，用于在第一节点的电平控制下将所述输入端的输入信号输出至所述第二节点；

第一节点电平控制单元，连接所述第一节点、第一时钟信号端和第二时钟信号端，用于在所述第二时钟信号端的第二时钟信号控制下将所述第一时钟信号端的第一时钟信号传输至所述第一节点；

第二节点电平控制单元，连接所述第二节点、第三时钟信号端和第四时钟信号端，用在所述第四时钟信号端的第四时钟信号控制下将所述第三时钟信号端的第三时钟信号传输至所述第二节点；

所述第三节点电平控制单元，连接第三节点、第二时钟信号端和第三时钟信号端，用于在所述第三时钟信号端的第三时钟信号的控制下将所述第二时钟信号端的第二时钟信号输出至所述第三节点；

所述第四节点电平控制单元，连接输出端、第四时钟信号端和参考电平端；用于在所述第四时钟信号端的第四时钟信号的控制下将所述参考电平端的电平输出至所述输出端；

所述输出单元连接所述第二节点、第三节点和输出端，用于存储所述第二节点的信号，并在所述第二节点的信号控制下将所述第三节点的信号输出至所述输出端；

所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号为占空比1:1的周期性时钟信号，并且依次增加四分之一周期的相位延迟；其中各个单元均包含晶体管。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入单元包括第二晶体管，所述第二晶体管的栅极连接所述第一节点，所述第二晶体管的源极连接所述输入端、所述第二晶体管的漏极连接所述第二节点。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一节点电平控制单元，包括第一晶体管，所述第一晶体管的栅极连接所述第二时钟信号端，所述第一晶体管的源极连接所述第一节点、所述第一晶体管的漏极连接所述第一时钟信号端。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二节点电平控制单元包括第五晶体管，所述第五晶体管的栅极连接所述第四时钟信号端，所述第五晶体管的源极连接所述第二节点、所述第五晶体管的漏极连接所述第三时钟信号端。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述第三节点电平控制单元包括第第三晶体管，所述第三晶体管的栅极连接所述第三时钟信号端，所述第三晶体管的源极连接所述第二时钟信号端、所述第三晶体管的漏极连接所述第三节点。

6.根据权利要求1所述的移位寄存器单元，其特征在于，所述第四节点电平控制单元包括第六晶体管，所述第六晶体管的栅极连接所述第四时钟信号端，所述第六晶体管的源极连接所述输出端、所述第六晶体管的漏极连接所述参考电平端。

7.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出单元包括电容和第四晶体管，所述第四晶体管的栅极连接所述第二节点，所述第四晶体管的源极连接所述第三节点、所述第四晶体管的漏极连接所述输出端；所述电容串联在所述第二节点和所述输出端之间。

8.根据权利要求1-7任一项所述的移位寄存器单元，其特征在于，所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的周期长度相同，所述输入端的输入信号时长为各个时钟信号的四分之一周期；所述输入信号的上升沿与所述第二时钟信号的上升沿同步。

9.一种移位寄存器电路，其特征在于，包括：至少两级级联的移位寄存器单元，其中所述移位寄存器单元为权利要求1-8任意一项所述的移位寄存器单元。

10.一种显示装置，其特征在于，包括：权利要求9所述的移位寄存器电路。

11.一种移位寄存器单元的驱动方法，其特征在于，包括：

第一阶段，第一时钟信号为高电平、第二时钟信号为高电平、第三时钟信号为低电平，第四时钟信号为低电平；第二时钟信号控制第一电平控制单元将所述第一时钟信号传输至第一节点；所述第一时钟信号控制输入单元将输入信号输出至第二节点；输出单元存储所述输入信号；第三时钟信号控制第三电平控制单元关闭；所述第四时钟信号控制所述第三电平控制单元和第四电平控制单元关闭；

第二阶段，第一时钟信号为低电平、第二时钟信号为高电平、第三时钟信号为高电平，第四时钟信号为低电平；第二时钟信号控制所述第一电平控制单元将所述第一时钟信号传输至第一节点；所述第一时钟信号控制所述输入单元关闭；第三时钟信号控制所述第三电平控制单元将所述第二时钟信号传输至第三节点；所述第四时钟信号控制所述第三电平控制单元和所述第四电平控制单元关闭；所述输出单元在所述第一节点的电平控制下将所述第二时钟信号输出至输出端；

第三阶段，第一时钟信号为低电平、第二时钟信号为低电平、第三时钟信号为高电平，第四时钟信号为高电平；第二时钟信号控制所述第一电平控制单元关闭；第三时钟信号控制所述第三电平控制单元将所述第二时钟信号传输至第三节点；所述第四时钟信号控制所述第三电平控制单元将所述第三时钟信号传输至所述第二节点；所述输出单元在所述第一节点的电平控制下将所述第二时钟信号输出至所述输出端；所述第四时钟信号控制所述第四电平控制单元将参考电平端的电平传输至所述输出端；

在其他阶段，所述第二时钟信号为高电平时，第二时钟信号控制所述第一电平控制单元将所述第一时钟信号传输至所述第一节点，所述第一时钟信号控制所述输入单元开启或关闭；所述第四时钟信号为高电平时，所述第四时钟信号控制所述第三电平控制单元将所述第三时钟信号传输至所述第二节点，所述第三时钟信号控制所述输出单元开启或关闭。