CN112416045A - 一种带隙基准电路及芯片 - Google Patents

Abstract

本申请公开了一种带隙基准电路及芯片，该带隙基准电路包括：第一电流支路，包括连接于第一节点和第二节点之间的第一半导体器件；第二电流支路，包括串联于第三节点和第二节点之间的第一电阻和第二半导体器件；电流产生电路用于从第一节点和第三节点分别向第一电流支路和第二电流支路注入成比例设置的第一电流和第二电流；补偿电路用于从第一节点向第一电流支路注入第三电流，并调节第一节点和第三节点之间的电压平衡。本申请通过补偿电路向第一电流支路注入第三电流，调节第一节点和第三节点之间的电压平衡，降低失调电压对带隙基准电路输出的基准电压的影响，进一步提高带隙基准电路的精度。

Description

一种带隙基准电路及芯片

技术领域

本申请涉及半导体器件和芯片领域，特别是涉及一种带隙基准电路及芯片。

背景技术

在半导体器件和芯片领域，通常需要设计外置或者内置的电压源。在现有技术中，电压源利用三极管的正负温度系数叠加，从而生成不随电源电压、温度和工艺变化的输出电压，但是电压源电路本身存在失调电压，影响输出电压的精度。

发明内容

本申请至少提供一种带隙基准电路及芯片。

本申请第一方面提供了一种带隙基准电路，包括：

第一电流支路，包括连接于第一节点和第二节点之间的第一半导体器件；

第二电流支路，包括串联于第三节点和第二节点之间的第一电阻和第二半导体器件；

电流产生电路，用于从第一节点和第三节点分别向第一电流支路和第二电流支路注入成比例设置的第一电流和第二电流，其中第一半导体器件的两端具有第一压降，第二半导体器件的两端具有第二压降，第一电阻的两端具有第三压降，第一压降和第二压降具有负温度变化特性，第三压降具有正温度变化特性；

补偿电路，用于从第一节点向第一电流支路注入第三电流，并调节第一节点和第三节点之间的电压平衡。

本申请第二方面提供了一种芯片，包括如上述的带隙基准电路。

本申请的有益效果是：区别于现有技术，本申请提供的带隙基准电路，包括：第一电流支路，包括连接于第一节点和第二节点之间的第一半导体器件；第二电流支路，包括串联于第三节点和第二节点之间的第一电阻和第二半导体器件；电流产生电路，用于从第一节点和第三节点分别向第一电流支路和第二电流支路注入成比例设置的第一电流和第二电流，其中第一半导体器件的两端具有第一压降，第二半导体器件的两端具有第二压降，第一电阻的两端具有第三压降，第一压降和第二压降具有负温度变化特性，第三压降具有正温度变化特性；补偿电路，用于从第一节点向第一电流支路注入第三电流，并调节第一节点和第三节点之间的电压平衡。本申请通过这种连接方式，使补偿电路向第一电流支路注入第三电流，调节第一节点和第三节点之间的电压平衡，降低失调电压对带隙基准电路输出的基准电压的影响，进一步提高带隙基准电路的精度；同时带隙基准电路的电路结构简单可控，节省生产成本。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本申请。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请带隙基准电路一实施例的第一结构示意图；

图2是本申请带隙基准电路一实施例的第二结构示意图；

图3是本申请带隙基准电路另一实施例的结构示意图；

图4是本申请芯片一实施例的结构示意图。

具体实施方式

为使本领域的技术人员更好地理解本申请的技术方案，下面结合附图和具体实施方式对本申请所提供的带隙基准电路及芯片做进一步详细描述。可以理解的是，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、***、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。

请参阅图1-图2，图1是本申请带隙基准电路一实施例的第一结构示意图，图2是本申请带隙基准电路一实施例的第二结构示意图。如图1所示，带隙基准电路10包括第一电流支路11，第二电流支路12，补偿电路13和电流产生电路14。其中，第一电流支路11包括第一半导体器件111，第二电流支路12包括串联的第一电阻121和第二半导体器件122。

电流产生电路14的第一端与补偿电路13的一端接收供电电压VCC，补偿电路13的另一端通过第一节点a连接第一电流支路11与电流产生电路14的第二端，电流产生电路14的第三端通过第三节点c连接第二电流支路12，第一电流支路11与第二电流支路12通过第二节点b连接，并进一步接地。

具体地，补偿电路13的另一端通过第一节点a连接第一半导体器件111的一端，电流产生电路14的第三端通过第三节点c连接第一电阻121的一端，第一电阻121的另一端连接第二半导体器件122的一端，第一半导体器件111的另一端连接第二半导体器件122的另一端。

电流产生电路14在接收供电电压VCC后，分别通过第一节点a与第三节点c向第一电流支路11与第二电流支路12注入第一电流I₁与第二电流I₂；补偿电路13在接收供电电压VCC后，通过第一节点a向第一电流支路11注入第三电流I₃。其中，第一电流I₁、第二电流I₂与第三电流I₃成比例设置。本实施例带隙基准电路10通过调节第三电流I₃的大小，实现调节第一节点a和第三节点c之间的电压平衡。

进一步参阅图2，如图2所示，补偿电路13包括第三开关管131，电流产生电路14包括运算放大器141、第一开关管142、第二开关管143、第二电阻144以及第三电阻145。

第三开关管131的第一通路端接收供电电压VCC，第三开关管131的第二通路端连接第一节点a，第三开关管131的控制端连接运算放大器141的输出端。第一开关管142的第一通路端接收供电电压VCC，第一开关管142的第二通路端连接第一节点a，第一开关管142的控制端连接运算放大器141的输出端。第二开关管143的第一通路端接收供电电压VCC，第二开关管143的第二通路端连接第三节点c，第二开关管143的控制端连接运算放大器141的输出端。运算放大器141的负相输入端连接第一节点a，运算放大器141的正相输入端连接第三节点c。即第一开关管142的控制端连接第二开关管143的控制端与第三开关管131的控制端，第一开关管142的第二通路端连接运算放大器141的负相输入端，第二开关管143的第二通路端连接运算放大器141的正相输入端。

进一步地，第二电阻144串联于第一开关管142的第二通路端与第一节点a之间，第三电阻145串联于第二开关管143的第二通路端与第三节点c之间，即第二电阻144的一端连接第一开关管142的第二通路端，第二电阻144的另一端连接第一节点a，第三电阻145的一端连接第二开关管143的第二通路端，第三电阻145的另一端连接第三节点c。可选地，第二电阻144与第三电阻145的阻值相等，即R2＝R3。

其中，第三电阻145与第二开关管143的第二通路端之间具有第四节点d，用于输出带隙基准电路10的基准电压VREG。

第一半导体器件111的第一通路端连接第一节点a，第一半导体器件111的第二通路端连接第一半导体器件111的控制端与第二节点b，第二半导体器件122的第一通路端连接第一电阻121的一端，第一电阻121的另一端连接第三节点c，第二半导体器件122的第二通路端连接第二半导体器件122的控制端与第二节点b。即第一半导体器件111连接运算放大器141的负相输入端，第一电阻121的另一端连接运算放大器141的正相输入端，第一半导体器件111与第二半导体器件122通过第二节点b接地。

在本实施例中，第一开关管142、第二开关管143和第三开关管131为P型MOS管，第一半导体器件111与第二半导体器件122为PNP型三极管。第一开关管142、第二开关管143以及第三开关管131的控制端、第一通路端和第二通路端分别为P型MOS管的栅极、源极和漏极第一半导体器件111以及第二半导体器件122的控制端、第一通路端和第二通路端分别为PNP型三极管的基极、发射极和集电极。

可选地，在其它实施例中，第一开关管142、第二开关管143和第三开关管131可为PNP三极管，第一开关管142、第二开关管143和第三开关管131的控制端、第一通路端和第二通路端分别为PNP型三极管的基极、发射极和集电极。

第一半导体器件111具有第一PN结区域，且第一半导体器件111的两端具有第一压降，即第一压降为第一PN结区域两端的压降；第二半导体器件122具有第二PN结区域，且第二半导体器件122的两端具有第二压降，即第二压降为第二PN结区域两端的压降。第一PN结区域与第二PN结区域的面积之比为1：N，即第一半导体器件111与第二半导体器件122的发射区面积之比为1∶N，N大于1。

现有技术中，利用运算放大器141的虚短特性，能够得到运算放大器141的负相输入端与正相输入端的电位相等。但是由于运算放大器141并非理想运放，运算放大器141的负相输入端与正相输入端的电位并不相等，带隙基准电路10存在失调电压V_OS，即

V_a+V_OS＝V_be1+V_OS＝V_c (1)

其中，V_be1为第一半导体器件111的基极-发射极电压，即V_be1为第一压降；V_be1随温度的上升而降低，即V_be1具有负温度变化特性。

运算放大器141的正相输入端的电位V_c等于第一电阻121两端的压降与第二半导体器件122的基极-发射极电压之和，即

V₁＝V_c-V_be2＝V_be1+V_OS-V_be2

＝ΔV_be+V_OS＝V_Tln N+V_OS (2)

其中，V_be2为第二半导体器件122的基极-发射极电压，即V_be2为第二压降；V_be2随温度的上升而降低，即V_be2具有负温度变化特性。V₁为第一电阻121两端的压降，即V₁为第三压降；V_T为热电压，V_T随温度的上升而上升，即V₁具有正温度变化特性。由公式(2)可知，第三压降为第一压降和失调电压V_OS的叠加结果与第二压降之间的差值。

由公式(2)可知，此时流经第二电流支路12的第二电流I₂为：

I₂＝V₁/R₁＝(V_Tln N+V_OS)/R₁ (3)

由公式(3)可知，此时第三电阻145两端的电压V₂为：

V₂＝I₂×R₃＝(V_Tln N+V_OS)×R₃/R₁ (4)

由公式(4)可知，第四节点d输出的基准电压VREG为：

VREG＝V₂+V_be1＝(V_Tln N+V_OS)×R₃/R₁+V_be1

＝V_Tln N×R₃/R₁+V_be1+V_OS×R₃/R₁ (5)

此时令正温度系数k₀＝ln N×R₃/R₁，由公式(5)可得：

VREG＝k₀V_T+V_be1+k₀V_OS/ln N (6)

为降低失调电压V_OS对基准电压VREG的影响，本实施例通过设置补偿电路13向第一电流支路11注入第三电流I₃。其中，第一开关管142、第二开关管143和第三开关管131的宽长比之比为1∶1∶M，以使第一电流I₁、第二电流I₂与第三电流I₃呈1∶1∶M设置，M大于1。因此，流经第一PN结区域的电流密度为流经第二PN结区域的电流密度的(M+1)×N倍。由上可得：

V_be1-V_be2＝ΔV_be＝V_Tln[(M+1)N] (7)

因此，此时流经第二电流支路12的第二电流I₂为：

I₂＝(V_Tln[(M+1)N]+V_OS)/R₁ (8)

由公式(8)可知，此时第三电阻145两端的电压V₂为：

V₂＝(V_Tln[(M+1)N]+V_OS)×R₃/R₁ (9)

由公式(9)可知，第四节点d输出的基准电压VREG为：

VREG＝V_Tln [(M+1)N]×R₃/R₁+V_be1+V_OS×R₃/R₁ (10)

此时令正温度系数k₀＝ln[(M+1)N]×R₃/R₁，由公式(10)可得：

VREG＝k₀V_T+V_be1+k₀V_OS/ln[(M+1)N] (11)

比较公式(6)与公式(11)可得，本实施例注入第三电流I₃后所得的基准电压VREG为未注入第三电流I₃时所得的基准电压VREG的ln N/ln[(M+1)N]倍，因此降低了失调电压V_OS在基准电压VREG中的比例。

区别于现有技术，本实施例带隙基准电路10通过调节第三开关管131的宽长比，改变第一电流I₁、第二电流I₂与第三电流I₃之间的比例，改变流经第一PN结区域的电流密度，调节第一节点a和第三节点c之间的电压平衡，降低失调电压V_OS在基准电压VREG中的比例，降低失调电压V_OS对基准电压VREG的影响，进而提高基准电压VREG的精度。同时，带隙基准电路10的电路结构简单可控，能够节省生产成本。

此外，基准电压VREG包含的第一分量V_Tln [(M+1)N]×R₃/R₁具有正温度变化特性，基准电压VREG包含的第二分量V_be1具有负温度变化特性。本实施例通过第一分量与第二分量的叠加，得到不随温度变化的基准电压VREG。

可选地，在其他实施例中，第一半导体器件111与第二半导体器件122可为NPN型三极管或N型MOS管。

当第一半导体器件111与第二半导体器件122为NPN型三极管时，第一半导体器件111以及第二半导体器件122的控制端、第一通路端和第二通路端分别为NPN型三极管的基极、集电极和发射极，且NPN型三极管的基极连接NPN型三极管的集电极，具体连接方式同上述连接方式，工作原理与上述实施例相似，在此不再赘述。

当第一半导体器件111与第二半导体器件122为N型MOS管时，第一半导体器件111以及第二半导体器件122的控制端、第一通路端和第二通路端分别为N型MOS管的栅极、源极和漏极，且N型MOS管的栅极连接N型MOS管的源极，具体连接方式同上述连接方式，工作原理与上述实施例相似，在此不再赘述。

请参阅图3，图3是本申请带隙基准电路另一实施例的结构示意图。如图3所示，带隙基准电路20包括第一电流支路21、第二电流支路22、补偿电路23、电流产生电路24和第三电流支路25。

第一电流支路21包括第一半导体器件211，第二电流支路22包括串联的第一电阻221和第二半导体器件222，补偿电路23包括第五开关管231，电流产生电路24包括第一开关管241、第二开关管242、第三开关管243、第四开关管244、第六开关管245，第三电流支路25包括串联的第二电阻251和第三半导体器件252。

具体地，第一开关管241的第一通路端接收供电电压VCC，第一开关管241的控制端连接第一开关管241的第二通路端；第二开关管242的第一通路端连接第一开关管241的第二通路端，第二开关管242的第二通路端连接第一节点a；第三开关管243的第一通路端接收供电电压VCC，第三开关管243的控制端连接第一开关管241的控制端；第四开关管244的第一通路端连接第三开关管243的第二通路端，第四开关管244的控制端连接第四开关管244的第一通路端和第二开关管242的控制端，第四开关管244的第二通路端连接第三节点c；第六开关管245的第一通路端接收供电电压VCC，第六开关管245的控制端连接第一开关管241和第二开关管242的控制端，第六开关管245的第二通路端连接第四节点d。

第五开关管231的第一通路端接收供电电压VCC，第五开关管231的控制端连接第二开关管242的第一通路端与第一开关管241的第二通路端，第五开关管231的第二通路端连接第一节点a。

第一半导体器件211的控制端连接第一半导体器件211的第一通路端，第一半导体器件211的第一通路端连接第一节点a，第一半导体器件211的第二通路端连接第二节点b。

第一电阻221的一端连接第三节点c，第一电阻221的另一端连接第二半导体器件222的第一通路端，第二半导体器件222的控制端连接第二半导体器件222的第一通路端，第二半导体器件222的第二通路端连接第二节点b。

第二电阻251的一端连接第四节点d，第二电阻251的另一端连接第三半导体器件252的第一通路端，第三半导体器件252的控制端连接第三半导体器件252的第一通路端，第三半导体器件252的第二通路端连接第二节点b。

即，补偿电路23通过第一节点a与第一电流支路21连接，电流产生电路24分别通过第一节点a、第三节点c与第四节点d与第一电流支路21、第二电流支路22与第三电流支路25连接，第一半导体器件211、第二半导体器件222以及第三半导体器件252通过第二节点b接地。其中，第四节点d还用于输出带隙基准电路20的基准电压VREG。

电流产生电路24在接收供电电压VCC后，分别通过第一节点a第三节点c与第四节点d向第一电流支路21、第二电流支路22与第三电流支路25注入第一电流I₁、第二电流I₂与第四电流I₄；补偿电路23在接收供电电压VCC后，通过第一节点a向第一电流支路21注入第三电流I₃。其中，第一电流I₁、第二电流I₂、第三电流I₃与第四电流I₄成比例设置。

在本实施例中，第一开关管241、第三开关管243、第五开关管231和第六开关管245为P型MOS管，第二开关管242和第四开关管244为N型MOS管，第一开关管241、第三开关管243、第五开关管231和第六开关管245的控制端、第一通路端以及第二通路端分别为P型MOS管的栅极、源极以及漏极，第二开关管242和第四开关管244的控制端、第一通路端以及第二通路端分别为N型MOS管的栅极、漏极以及源极。

其中，第五开关管231、第一开关管241、第三开关管243和第六开关管245的宽长比之比为M：1：1：1，以使第三电流I₃、第一电流I₁、第二电流I₂与第四电流I₄呈M：1：1：1设置，M为大于1的实数，本实施例带隙基准电路20通过调整第五开关管231的宽长比，调节第一节点a和第三节点c之间的电压平衡。

在本实施例中，第一半导体器件211、第二半导体器件222以及第三半导体器件252为NPN型三极管，第一半导体器件211、第二半导体器件222以及第三半导体器件252的控制端、第一通路端和第二通路端分别为NPN型三极管的基极、集电极和发射极。

第一半导体器件211具有第一PN结区域，且第一半导体器件211的两端具有第一压降，即第一压降为第一PN结区域两端的压降；第二半导体器件222具有第二PN结区域，且第二半导体器件222的两端具有第二压降，即第二压降为第二PN结区域两端的压降；第三半导体器件252具有第三PN结区域，且第三半导体器件252的两端具有第四压降，即第四压降为第三PN结区域两端的压降。第一PN结区域、第二PN结区域与第三PN结区域的面积之比为1：N：1，即第一半导体器件211、第二半导体器件222与第三半导体器件252的发射区面积之比为1：N：1，N大于1。其中，第一压降、第二压降与第四压降具有负温度变化特性。

第二电阻251的两端具有第五压降，第五压降具有正温度变化特性，以使得第四电流I₄具有正温度变化特性。

其中，本实施例的具体工作原理与上述实施例相似，在此不再赘述。

可选地，在其他实施例中，第一半导体器件211、第二半导体器件222以及第三半导体器件252可为PNP型三极管或N型MOS管。

当第一半导体器件211、第二半导体器件222以及第三半导体器件252为PNP型三极管时，第一半导体器件211、第二半导体器件222以及第三半导体器件252的控制端、第一通路端和第二通路端分别为PNP型三极管的基极、发射极和集电极，且PNP型三极管的基极连接PNP型三极管的集电极，具体连接方式同上述连接方式，工作原理与上述实施例相似，在此不再赘述。

当第一半导体器件211、第二半导体器件222以及第三半导体器件252为N型MOS管时，第一半导体器件211、第二半导体器件222以及第三半导体器件252的控制端、第一通路端和第二通路端分别为N型MOS管的栅极、源极和漏极，且N型MOS管的栅极连接N型MOS管的源极，具体连接方式同上述连接方式，工作原理与上述实施例相似，在此不再赘述。唯一需要注意的是，第一半导体器件211、第二半导体器件222以及第三半导体器件252需要工作在亚阈值区，即第一半导体器件211、第二半导体器件222以及第三半导体器件252的栅极与源极之间的电压差小于NMOS管的阈值电压。

本申请还提供一种芯片4，请参阅图4，图4是本申请芯片一实施例的结构示意图。芯片4包括带隙基准电路41，该带隙基准电路41为上述实施例所揭示的带隙基准电路10或带隙基准电路20，在此不再赘述。

以上仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种带隙基准电路，其特征在于，包括：

第一电流支路，包括连接于第一节点和第二节点之间的第一半导体器件；

第二电流支路，包括串联于第三节点和所述第二节点之间的第一电阻和第二半导体器件；

电流产生电路，用于从所述第一节点和所述第三节点分别向所述第一电流支路和所述第二电流支路注入成比例设置的第一电流和第二电流，其中所述第一半导体器件的两端具有第一压降，所述第二半导体器件的两端具有第二压降，所述第一电阻的两端具有第三压降，所述第一压降和第二压降具有负温度变化特性，所述第三压降具有正温度变化特性；

补偿电路，用于从所述第一节点向所述第一电流支路注入第三电流，并调节所述第一节点和所述第三节点之间的电压平衡。

2.根据权利要求1所述的带隙基准电路，其特征在于，所述第三电流与所述第一电流成比例设置。

3.根据权利要求2所述的带隙基准电路，其特征在于，所述第一半导体器件具有第一PN结区域，所述第二半导体器件具有第二PN结区域，所述第二PN结区域的面积为所述第一PN结区域的面积的N倍，N大于1，所述第三电流为所述第一电流的M倍，M大于1，所述第一电流和所述第二电流相等，以使得流经所述第一PN结区域的电流密度为流经所述第二PN结区域的电流密度的(M+1)×N倍，所述第一压降为所述第一PN结区域两端的压降，所述第二压降为所述第二PN结区域两端的压降，所述第三压降为所述第一压降和所述电流产生电路的失调电压的叠加结果与所述第二压降之间的差值。

4.根据权利要求1所述的带隙基准电路，其特征在于，所述电流产生电路包括：

运算放大器，所述运算放大器的负相输入端连接所述第一节点，所述运算放大器的正相输入端连接所述第三节点；

第一开关管，所述第一开关管的第一通路端接收供电电压，所述第一开关管的第二通路端连接所述第一节点，所述第一开关管的控制端连接所述运算放大器的输出端；

第二开关管，所述第二开关管的第一通路端接收所述供电电压，所述第二开关管的第二通路端连接所述第三节点，所述第二开关管的控制端连接所述运算放大器的输出端；

所述补偿电路包括第三开关管，所述第三开关管的第一通路端接收所述供电电压，所述第三开关管的第二通路端连接所述第一节点，所述第三开关管的控制端连接所述运算放大器的输出端。

5.根据权利要求4所述的带隙基准电路，其特征在于，所述第一开关管、所述第二开关管和所述第三开关管为P型MOS管或PNP三极管。

6.根据权利要求5所述的带隙基准电路，其特征在于，所述电流产生电路进一步包括：

第二电阻，所述第二电阻串联于所述第一开关管的第二通路端与所述第一节点之间；

第三电阻，所述第三电阻串联于所述第二开关管的第二通路端与所述第三节点之间；

其中，所述第三电阻与所述第二开关管的第二通路端之间具有第四节点，用于输出所述带隙基准电路的基准电压。

7.根据权利要求1所述的带隙基准电路，其特征在于，所述电流产生电路包括：

第一开关管，所述第一开关管的第一通路端接收供电电压，所述第一开关管的控制端连接所述第一开关管的第二通路端；

第二开关管，所述第二开关管的第一通路端连接所述第一开关管的第二通路端，所述第二开关管的第二通路端连接所述第一节点；

第三开关管，所述第三开关管的第一通路端接收所述供电电压，所述第三开关管的控制端连接所述第一开关管的控制端；

第四开关管，所述第四开关管的第一通路端连接所述第三开关管的第二通路端，所述第四开关管的控制端连接所述第四开关管的第一通路端和所述第二开关管的控制端，所述第四开关管的第二通路端连接所述第三节点；

所述补偿电路包括第五开关管，所述第五开关管的第一通路端接收所述供电电压，所述第五开关管的控制端连接所述第一开关管的第二通路端和所述第二开关管的第一通路端，所述第五开关管的第二通路端连接所述第一节点。

8.根据权利要求7所述的带隙基准电路，其特征在于，所述带隙基准电路进一步包括第三电流支路，所述第三电流支路包括串联于第四节点和所述第二节点之间的第二电阻和第三半导体器件；

所述电流产生电路进一步包括第六开关管，所述第六开关管的第一通路端接收所述供电电压，所述第六开关管的控制端连接所述第一开关管和所述第二开关管的控制端，所述第六开关管的第二通路端连接所述第四节点，进而向所述第三电流支路注入与所述第二电流成比例的第四电流，其中，所述第三半导体器件两端具有第四压降，所述第四压降具有负温度变化特性，所述第四电流具有正温度变化特性；

其中，所述第六开关管的第二通路端与所述第二电阻之间具有所述第四节点，用于输出所述带隙基准电路的基准电压。

9.根据权利要求8述的带隙基准电路，其特征在于，所述第一开关管、所述第三开关管、所述第五开关管和所述第六开关管为P型MOS管，所述第二开关管和所述第四开关管为N型MOS管。

10.一种芯片，其特征在于，包括如权利要求1-9任一项所述的带隙基准电路。

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