CN105846795A - 触发器装置及触发器 - Google Patents

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Abstract

本发明提供一种触发器装置及触发器。触发器装置包括：第一触发器，接收运作所需的第一时钟信号以及第二时钟信号；以及时钟控制器，接收时钟源信号，并根据所述时钟源信号产生所述第一时钟信号以及所述第二时钟信号，其中，所述第二时钟信号与所述第一时钟信号是反相的，且所述第二时钟信号比所述第一时钟信号延迟预定时间段。本发明提供的触发器装置及触发器，由于不包含用于时钟反相的内置反相器，因此，可以有效减少整体电路的功耗。

Description

触发器装置及触发器
【技术领域】
本发明关于电子技术领域，特别关于一种触发器装置及触发器。
【背景技术】
传统的触发器包括内置反相器以及两个锁存电路。此内置反相器用于反相时钟信号，反相的时钟信号被触发器所接收，作为一个反相时钟信号。然而，内置反相器常常被触发(toggled)并消耗大量的电力。当电子装置包括多个传统的触发器，对于电子装置的省电来说，触发器的功耗是一个缺点。
【发明内容】
为了解决上述问题，本发明提出了一种触发器装置及触发器。
根据本发明的第一方面，提供一种触发器装置，包括：第一触发器，接收运作所需的第一时钟信号以及第二时钟信号；以及时钟控制器，接收时钟源信号，并根据所述时钟源信号产生所述第一时钟信号以及所述第二时钟信号，其中，所述第二时钟信号与所述第一时钟信号是反相的，且所述第二时钟信号比所述第一时钟信号延迟预定时间段。
据本发明的第二方面，提供一种触发器装置，包括：第一触发器，接收运作所需的第一时钟信号以及第二时钟信号；以及时钟控制器，接收时钟源信号，并根据所述时钟源信号产生所述第一时钟信号以及所述第二时钟信号，其中，所述第一时钟信号以及所述第二时钟信号中的每一个于第一电压电平以及第二电压电平之间切换，其中，对于所述第一时钟信号以及所述第二时钟信号中的每一个，所述第一电压电平的周期短于所述第二电压电平的周期，以及其中，所述第一时钟信号的所述第一电压电平的周期以及所述所述第二时钟信号的所述第一电压电平的周期是不重叠的。
根据本发明的第三方面，提供一种触发器，用于产生输出信号，其特征在于，所述触发器包括：第一时钟输入端子，接收第一时钟信号；第二时钟输入端子，接收第二时钟信号；输入端子，接收输入信号；第一锁存电路，接收所述输入信号以及所述第一时钟信号，并根据所述输入信号以及所述第一时钟信号产生锁存信号；以及第二锁存电路，接收所述锁存信号以及所述第二时钟信号，并根据所述锁存信号以及所述第二时钟信号产生所述输出信号。
本发明提供的触发器装置及触发器，由于不包含用于时钟反相的内置反相器，因此，可以有效减少整体电路的功耗。
【附图说明】
图1为本发明实施例提供的触发器的示意图。
图2为本发明实施例提供的触发器的详细电路示意图。
图3为本发明实施例提供的触发器装置的示意图。
图4为本发明实施例提供的时钟信号的波形及时序示意图。
图5为本发明实施例提供的用于产生图4所示的时钟信号的时钟控制器。
图6为本发明另一实施例提供的时钟信号的波形及时序示意图。
图7为本发明再一实施例提供的时钟信号的波形及时序示意图。
【具体实施方式】
下面的描述是实施本发明的较佳预期模式。这种描述是为了说明本发明的一般原理的目的，而不应被理解成具有限制性的意义。本发明的保护范围当以所附的权利要求所界定者为准。
本发明是关于不包含用于时钟反相(clock inversion)的内置反相器的触发器(flip-flop)，更特别地，涉及一种内部具有共享时钟信号的多个触发器的触发器装置。
本发明提供一种接收两个外部时钟信号，且内部不具有用于时钟反相的反相器的触发器，并且，所提供的多个触发器能够共享两个外部时钟信号，以此减少整体电路的功耗。
图1为本发明实施例提供的触发器的示意图。参考图1，触发器1包括输入端子10，两个时钟输入端子11以及12，以及输出端子13。在实施例中，触发器1可以由上升沿触发的触发器(rising edge-triggered flip-flop)或下降沿触发的触发器(falling edge-triggered flip-flop)来实现。触发器1通过输入端子10接收输入信号IN。另外，触发器分别通过时钟输入端子11以及12接收两个外部时钟信号CKT以及CKB。根据输入信号IN以及时钟信号CKT和CKB，触发器1于输出端子13产生输出信号OUT。图2为本发明实施例提供的触发器的详细电路示意图。触发器1的详细电路如图2所示。如图2所示，触发器1包括两个锁存电路(latch circuit)20以及21。锁存电路20接收输入信号IN以及时钟信号CKT，并根据输入信号IN以及时钟信号CKT产生锁存信号S20。锁存电路21接收锁存信号S20以及时钟信号CKB，且根据锁存信号S20以及时钟信号CKB产生输出信号OUT。在图1以及图2所示的实施例中，触发器1不包括任何用于时钟反相的反相器。然而，触发器1直接通过时钟输入端子11以及12接收两个外部时钟信号CKT以及CKB。即，触发器1运作所需的时钟信号CKT以及CKB是由位于触发器1外部的电路或装置来提供。时钟信号CKT以及CKB都不是由触发器1自身产生的。如以上所描述的，触发器1中并没有内置反相器。因此，可以消除每个现有的触发器由于内置反相器的经常触发所导致的功耗，这样一来，触发器1的功耗就减小了。
图3为本发明实施例提供的触发器装置的示意图。参考图3，触发器装置3包括：时钟控制器30以及多个触发器。在图3所示的实施例中，以三个触发器31、32、33为例进行说明。触发器31、32、33中的每一个都具有与图1中所示的触发器1相同的结构。换句话说，触发器31、32、33中的每一个都不包括任何用于时钟反相的内置反相器，而是直接接收两个外部时钟信号以进行运作。时钟控制器30接收时钟源信号CKF，并根据时钟源信号CKF产生时钟信号CKT以及CKB。因为每个触发器运作所需的时钟信号CKT以及CKB是由外部提供，触发器31、32、33可以共享时钟控制器30产生的时钟信号CKT以及CKB。如图3所示，所有的触发器31、32、33均接收时钟信号CKT以及CKB。根据输入信号IN以及时钟信号CKT和CKB，触发器31、32、33中的每一个于其输出端子13产生对应的输出信号OUT。因为触发器31、32、33运作所需的时钟信号CKT以及CKB是由时钟控制器30产生，对于触发器31、32、33中的每一个来说，用于时钟反相的内置反相器是非必要的。因此，于每个现有触发器中由于内置反相器的经常触发所导致的功耗就不会再发生，由此，可以降低整个触发器装置3的功耗。
图4为本发明实施例提供的时钟信号CKT以及CKB的波形及时序示意图。图4所示的是当触发器31、32、33中的每一个是上升沿触发的触发器时，时钟信号CKT以及CKB的波形及时序，如图4所示，每个时钟信号CKT以及CKB是于高电压电平LH以及低电压电平LL之间切换，其中，低电压电平LL低于高电压电平LH。时钟信号CKB与时钟信号CKT是反相的，且进一步的，时钟信号CKB比时钟信号CKT延迟了预定时间段(predetermined time period)PT。图5为本发明实施例提供的用于产生具有图4所示的波形以及时序的时钟信号CKT以及CKB的时钟控制器30。请参考图5，时钟控制器30包括：延迟电路50以及反相器电路51。延迟电路50接收时钟源信号CKF，且进一步将时钟源信号CKF延迟预定时间段PT，以产生延迟时钟信号S50。反相器电路51耦接于延迟电路50，以接收延迟时钟信号S50。接着，反相器电路51将延迟时钟信号S50反相以产生时钟信号CKB。此外时钟控制器50将所接收的时钟源信号CKF输出到其输出端子，以作为时钟信号CKT。换句话说，时钟信号CKT的时序与时钟源信号CKF的时序相同。由于预定时间段的延迟，时钟信号CKT的高电压电平LH的周期(period)与时钟信号CKB的高电压电平LH的周期部分地重叠(overlap)。在图4以及图5所示的实施例中，预定时间段PT短于触发器31、32、33中的每一个的内部延迟时间(internal delay time)。在本实施例中，参考图2，每个触发器的内部延迟时间是锁存电路20以及21之间的信号延迟。
图6为本发明另一实施例提供的时钟信号CKT以及CKB的波形及时序示意图。图6所示的是当触发器31、32、33中的每一个是上升沿触发的触发器时，时钟信号CKT以及CKB的波形及时序示意图。如图6所示，时钟信号CKT以及CKB的每一个于高电压电平LH以及低电压电平LL之间切换，其中，低电压电平LL低于高电压电平LH。对于时钟信号CKT，高电压电平LH的周期PHT短于低电压电平LL的周期PLT。类似地，对于时钟信号CKB，高电压电平LH的周期PHB短于低电压电平LL的周期PLB。时钟信号CKT的高电压电平LH的周期PHT等于时钟信号CKB的高电压电平LH的周期PHB，且时钟信号CKT的低电压电平LL的周期PLT等于时钟信号CKB的低电压电平LL的周期PLB。需要注意的是，时钟信号CKT的高电压电平LH的周期PHT以及时钟信号CKB的高电压电平LH的周期PHB是不重叠(non-overlapping)的。对于上升沿触发的触发器31、32、33，因为时钟信号CKT的高电压电平LH的周期PHT与时钟信号CKB的高电压电平LH的周期PHB是不重叠的，所以不会发生直写(write-through)的问题，这样一来，触发器装置3的触发器31、32、33就能够正确地产生对应输出信号OUT。
图7为本发明另一实施例提供的时钟信号CKT以及CKB的波形及时序示意图。图7所示的是当触发器31、32、33中的每一个是下降沿触发的触发器时，时钟信号CKT以及CKB的波形及时序示意图。如图7所示，时钟信号CKT以及CKB的每一个于高电压电平LH以及低电压电平LL之间切换，其中，低电压电平LL低于高电压电平LH。对于时钟信号CKT，低电压电平LL的周期PLT短于高电压电平LH的周期PHT。类似地，对于时钟信号CKB低电压电平LL的周期PLB短于高电压电平LH的周期PHB。时钟信号CKT的高电压电平LH的周期PHT等于时钟信号CKB的高电压电平LH的周期PHB，且时钟信号CKT的低电压电平LL的周期PLT等于时钟信号CKB的低电压电平LL的周期PLB。需要注意的是，时钟信号CKT的低电压电平LL的周期PLT以及时钟信号CKB的低电压电平LL的周期PLB是不重叠的。对于下降沿触发的触发器31、32、33，因为时钟信号CKT的低电压电平LL的周期PLT与时钟信号CKB的低电压电平LL的周期PLB是不重叠的，所以不会发生直写的问题，这样一来，触发器装置3的触发器31、32、33就能够正确地产生对应输出信号OUT。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (17)

1.一种触发器装置，其特征在于，包括：
第一触发器，接收运作所需的第一时钟信号以及第二时钟信号；以及
时钟控制器，接收时钟源信号，并根据所述时钟源信号产生所述第一时钟信号以及所述第二时钟信号，
其中，所述第二时钟信号与所述第一时钟信号是反相的，且所述第二时钟信号比所述第一时钟信号延迟预定时间段。
2.如权利要求1所述的触发器装置，其特征在于，所述第一时钟信号以及所述第二时钟信号中的每一个于第一电压电平以及第二电压电平之间切换，所述第一时钟信号的所述第一电压电平的周期与所述第二时钟信号的所述第一电压电平的周期部分地重叠。
3.如权利要求2所述的触发器装置，其特征在于，所述第一时钟信号的时序与所述时钟源信号的时序相同。
4.如权利要求1所述的触发器装置，其特征在于，所述时钟控制器包括：
延迟电路，接收所述时钟源信号，并将所述时钟源信号延迟所述预定时间段以产生延迟时钟信号；以及
反相器电路，接收所述延迟时钟信号，且将所述延迟时钟信号反相以产生所述第二时钟信号，
其中，所述时钟控制器传送所述时钟源信号以作为所述第一时钟信号。
5.如权利要求1所述的触发器装置，其特征在于，所述预定时间段短于所述第一触发器的内部延迟时间。
6.如权利要求1所述的触发器装置，其特征在于，还包括：
第二触发器，接收运作所需的所述第一时钟信号以及所述第二时钟信号。
7.一种触发器装置，其特征在于，包括：
第一触发器，接收运作所需的第一时钟信号以及第二时钟信号；以及
时钟控制器，接收时钟源信号，并根据所述时钟源信号产生所述第一时钟信号以及所述第二时钟信号，
其中，所述第一时钟信号以及所述第二时钟信号中的每一个于第一电压电平以及第二电压电平之间切换，
其中，对于所述第一时钟信号以及所述第二时钟信号中的每一个，所述第一电压电平的周期短于所述第二电压电平的周期，以及
其中，所述第一时钟信号的所述第一电压电平的周期以及所述所述第二时钟信号的所述第一电压电平的周期是不重叠的。
8.如权利要求7所述的触发器装置，其特征在于，所述第一触发器是上升沿触发的触发器，且所述第一电压电平高于所述第二电压电平。
9.如权利要求7所述的触发器装置，其特征在于，所述第一触发器为下降沿触发的触发器，且所述第一电压电平低于所述第二电压电平。
10.如权利要求7所述的触发器装置，其特征在于，还包括：
第二触发器，接收运作所需的所述第一时钟信号以及所述第二时钟信号。
11.一种触发器，用于产生输出信号，其特征在于，所述触发器包括：
第一时钟输入端子，接收第一时钟信号；
第二时钟输入端子，接收第二时钟信号；
输入端子，接收输入信号；
第一锁存电路，接收所述输入信号以及所述第一时钟信号，并根据所述输入信号以及所述第一时钟信号产生锁存信号；以及
第二锁存电路，接收所述锁存信号以及所述第二时钟信号，并根据所述锁存信号以及所述第二时钟信号产生所述输出信号。
12.如权利要求11所述的触发器，其特征在于，所述第二时钟信号比所述第一时钟信号延迟预定时间段。
13.如权利要求12所述的触发器，其特征在于，所述第一时钟信号以及所述第二时钟信号中的每一个于第一电压电平以及第二电压电平之间切换，且所述第一时钟信号的所述第一电压电平的周期与所述第二时钟信号的所述第一电压电平的周期部分地重叠。
14.如权利要求13所述的触发器，其特征在于，所述第一时钟信号的时序与所述时钟源信号的时序相同。
15.如权利要求11所述的触发器，其特征在于：
所述第一时钟信号以及所述第二时钟信号中的每一个于第一电压电平以及第二电压电平之间切换，
对于所述第一时钟信号以及所述第二时钟信号中的每一个，所述第一电压电平的周期短于所述第二电压电平的周期，以及
所述第一时钟信号的所述第一电压电平的所述周期与所述第二时钟信号的所述第一电压电平的所述周期是不重叠的。
16.如权利要求15所述的触发器，其特征在于，所述触发器是下降沿触发的触发器，且所述第一电压电平低于所述第二电压电平。
17.如权利要求15所述的触发器，其特征在于，所述触发器是上升沿触发的触发器，且所述第一电压电平高于所述第二电压电平。
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