CN106529067B - 一种低功耗时钟动态管理电路及管理方法 - Google Patents

Abstract

本发明公开了一种低功耗时钟动态管理电路及管理方法，涉及集成电路设计领域。本发明方法包括按功能分类触发器、形成SR拓扑结构、时钟控制序列产生、控制序列发送到时钟选择电路、选定触发器工作时钟、功能仿真及时序检查和生成网表步骤。本发明提供了一种可以进行工作时钟选择的时钟触发器结构，通过时钟选择位的控制，可以调整触发器的工作时钟为快速时钟或者慢速时钟，根据数字电路设计功能需求灵活调整触发器的工作时钟频率，既能保证设计功能的正确性，同时最大程度的降低了设计中部分电路的工作频率，减少了功耗。

Description

一种低功耗时钟动态管理电路及管理方法

技术领域

本发明涉及集成电路设计领域，尤其涉及一种基于双时钟触发器的低功耗时钟动态管理电路及管理方法。

背景技术

目前CMOS技术已经在VLSI设计中占主导地位。随着集成电路不断的发展和新的工艺的不断采用，使得电路的集成度越来越高，同时也获得了更高的***时钟频率。高集成度，高时钟频率以及小尺寸的工艺不可避免地导致了电路功耗的增加。因功耗增加导致的一系列问题，最终使功耗的大小成为衡量现代集成电路的一个主要指标。低功耗设计也成了集成电路设计的一个紧急技术需求。而且功耗，无论是动态的还是静态的，已经成为约束器件性能、寿命和集成度的一个关键因素。

在低功耗大规模集成电路设计中，其中很有意义的一块是如何降低同时钟网络相关的这部分电路的功耗，因为有资料表明，这一块电路的功耗占整个芯片功耗的20％-50％之多。而其中触发器所消耗的功耗占时钟网络功耗的90％。因此通过降低触发器功耗达到降低芯片总功耗显得非常的重要。

同时触发器是一个基本的数字电路元件，它们普遍而大量地被运用于数字电路设计中。由于它们数量众多，因此每个触发器的任何一点的功耗节省都会导致一个数字电路***可观的功耗节省，这也是进行低功耗触发器研究的一个重要原因。

发明内容

本发明所要解决的技术问题是提供一种基于双时钟触发器的低功耗时钟动态管理电路及管理方法，达到降低触发器功耗进而降低芯片总功耗的目的。

为解决上述技术领域，本发明采用的技术方案是：一种双时钟触发器，包括主锁存器、从锁存器、时钟选择电路，主锁存器用于接收外部数据，锁存后输出至从锁存器；从锁存器用于输出数据；时钟选择电路用于接收两路不同频率的时钟信号，在时钟选择信号的控制下选择其中一路时钟信号分别输出至主锁存器和从锁存器。

一种基于双时钟触发器的低功耗时钟动态管理电路，包括双时钟触发器、移位寄存器拓扑结构和控制序列产生器，控制序列产生器用于在外部时钟信号的控制下接收控制序列，并根据移位寄存器拓扑结构的动态变化更改控制序列，将更改后的控制序列输出至移位寄存器拓扑结构；移位寄存器拓扑结构用于将更改后的控制序列的每一位作为时钟选择信号输出至一个或者多个双时钟触发器；双时钟触发器用于根据时钟选择信号在两路不同频率的时钟信号中选择其中一路时钟信号作为工作时钟；所述的控制序列根据移位寄存器拓扑结构产生。

一种基于双时钟触发器的低功耗时钟动态管理方法，包括以下步骤：

步骤1：按照低功耗时钟动态管理电路的功能需求对所有双时钟触发器进行分类；

步骤2：将属于同一类的双时钟触发器连接到同一个移位寄存器，形成移位寄存器拓扑结构；

步骤3：控制序列产生器在外部时钟信号的控制下接收控制序列，并根据移位寄存器拓扑结构的动态变化更改控制序列，将更改后的控制序列输出至移位寄存器拓扑结构；所述的控制序列根据移位寄存器拓扑结构产生；

步骤4：移位寄存器拓扑结构将更改后的控制序列的每一位作为时钟选择信号发送到相应的双时钟触发器的时钟选择电路；

步骤5：双时钟触发器根据时钟选择信号在两路不同频率的时钟信号中选择其中一路时钟信号作为工作时钟；

步骤6：对低功耗时钟动态管理电路进行功能仿真及时序检查；

步骤7：对满足功能仿真及时序检查要求的低功耗时钟动态管理电路生成网表。

采用上述技术方案带来的有益效果是：

1.本发明提供了一种新型的可以进行工作时钟选择的触发器结构，通过时钟选择位的控制，可以调整触发器的工作时钟为快速时钟或者慢速时钟；

2.本发明能够根据数字电路设计功能需求灵活调整触发器的工作时钟频率，既能保证设计功能的正确性，同时最大程度的降低了设计中部分电路的工作频率，减少了功耗；

3.本发明提供了对设计中触发器的低功耗动态时钟管理电路结构，通过控制序列产生器和合理的控制电路拓扑结构，达到对各个触发器的精准控制。

附图说明

图1是本发明的低功耗时钟动态管理方法流程图；

图2是本发明的双时钟触发器的结构示意图；

图3是本发明的低功耗时钟动态管理电路结构图。

具体实施方式

如图1所示，一种基于双时钟触发器的低功耗时钟动态管理方法，包括以下具体步骤：

步骤1：按功能分类触发器：按照低功耗时钟动态管理电路的功能需求对所有双时钟触发器进行分类；

在本实施例中，数字电路设计进行逻辑综合后，将生成的网表中部分或者所有的触发器替换成本发明中的新型低功耗双时钟触发器(如图2所示)。该双时钟触发器与普通触发器的不同之处在于，它包含两个时钟输入端口(慢速时钟端口和快速时钟端口)，双时钟触发器中嵌入了类似时钟选择器的结构即时钟选择电路，经过时钟选择端口的高低电平变化，可以灵活选择双时钟触发器的工作时钟为慢速时钟或者快速时钟。

步骤2：形成SR拓扑结构：将属于同一类的双时钟触发器连接到同一个移位寄存器，形成移位寄存器拓扑结构；

在每个双时钟触发器的时钟选择信号端外会挂接一个类移位寄存器单元即SR拓扑结构(如图3所示)，这些即SR拓扑结构可以根据各个双时钟触发器功能需求的不同构建合理的拓扑结构，通过分层次的串联控制，可以满足数字电路设计中各种复杂架构的时钟选择控制。具体控制过程中，控制序列产生器发出的控制序列通过CO端口输入到SR拓扑结构，以期在最短的时钟周期数中对整个数字电路的触发器完成快速、慢速时钟选择，保证数字电路功能的同时极大程度的降低触发器的功耗。

步骤3：时钟控制序列产生：控制序列产生器在外部时钟信号的控制下接收控制序列，并根据移位寄存器拓扑结构的动态变化更改控制序列，将更改后的控制序列输出至移位寄存器拓扑结构；

完成对整个数字电路触发器的时钟控制SR拓扑结构搭建后，要根据已形成的SR拓扑结构在控制序列产生器模块中产生与之对应的时钟选择控制序列，这个序列可以在模块内部产生并加入控制改善，也可以通过CI端口由外部输入，满足不同的应用需求。

步骤4：控制序列发送到时钟选择电路：移位寄存器拓扑结构将更改后的控制序列的每一位作为时钟选择信号发送到相应的双时钟触发器的时钟选择电路；

在具备控制序列后，通过外部TCLK时钟将该序列逐位发送到各个双时钟触发器的时钟选择电路，完成对双时钟触发器的时钟选择控制。

步骤5：选定时钟触发器工作时钟：双时钟触发器根据时钟选择信号在两路不同频率的时钟信号中选择其中一路时钟信号作为工作时钟；

步骤6：功能仿真及时序检查：对低功耗时钟动态管理电路进行功能仿真及时序检查；

初次完成整个数字电路的触发器替换和快速、慢速时钟选择后，要对完成的网表文件进行功能仿真，看是否满足设计功能的需求或者设计功能是否发生了不可容忍的改变。之后要对该网表进行时序分析，保证设计满足时序要求。

步骤7：生成网表：对满足功能仿真及时序检查要求的低功耗时钟动态管理电路生成网表。

若更改后的网表设计不能满足设计功能的需求，则需要在此基础上对SR拓扑结构和控制序列产生器重新进行设计规划，反复迭代，直至设计结构最佳，且满足最初的功能需求。

最后，生成电路网表文件，以供数字集成电路的后端设计。

以上所述仅为本发明的一种具体的实施方式。本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (2)

1.一种基于双时钟触发器的低功耗时钟动态管理电路，其特征在于：包括双时钟触发器、移位寄存器拓扑结构和控制序列产生器，所述双时钟触发器包括主锁存器、从锁存器和时钟选择电路，主锁存器用于接收外部数据，锁存后输出至从锁存器；从锁存器用于输出数据；时钟选择电路用于接收两路不同频率的时钟信号，在时钟选择信号的控制下选择其中一路时钟信号分别输出至主锁存器和从锁存器；所述两路不同频率的时钟信号为一个快速时钟信号和一个慢速时钟信号；控制序列产生器用于在外部时钟信号的控制下接收控制序列，并根据移位寄存器拓扑结构的动态变化更改控制序列，将更改后的控制序列输出至移位寄存器拓扑结构；移位寄存器拓扑结构用于将更改后的控制序列的每一位作为时钟选择信号输出至一个或者多个双时钟触发器；双时钟触发器用于根据时钟选择信号在两路不同频率的时钟信号中选择其中一路时钟信号作为工作时钟；所述的控制序列根据移位寄存器拓扑结构产生。

2.一种基于双时钟触发器的低功耗时钟动态管理方法，其特征在于，包括以下步骤：

步骤1：按照低功耗时钟动态管理电路的功能需求对所有双时钟触发器进行分类；

步骤2：将属于同一类的双时钟触发器连接到同一个移位寄存器，形成移位寄存器拓扑结构；

步骤3：控制序列产生器在外部时钟信号的控制下接收控制序列，并根据移位寄存器拓扑结构的动态变化更改控制序列，将更改后的控制序列输出至移位寄存器拓扑结构；所述的控制序列根据移位寄存器拓扑结构产生；

步骤4：移位寄存器拓扑结构将更改后的控制序列的每一位作为时钟选择信号发送到相应的双时钟触发器的时钟选择电路；

步骤5：双时钟触发器根据时钟选择信号在两路不同频率的时钟信号中选择其中一路时钟信号作为工作时钟，所述两路不同频率的时钟信号为一个快速时钟信号和一个慢速时钟信号；

步骤6：对低功耗时钟动态管理电路进行功能仿真及时序检查；

步骤7：对满足功能仿真及时序检查要求的低功耗时钟动态管理电路生成网表。