CN105826317A - 三维半导体存储器结构及相应的方法与装置 - Google Patents

三维半导体存储器结构及相应的方法与装置 Download PDF

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Abstract

本发明提供了一种3D半导体存储器中的LC模块的布局设计配置，其避免大的段差高度。此布局设计配置建立绝缘/导电层对，其中邻近的对在高度上的差异不超过两个绝缘/导电层对的厚度。

Description

三维半导体存储器结构及相应的方法与装置
技术领域
本发明通常是有关于半导体装置，且特别是有关于三维内存模块的形成。
背景技术
随着半导体存储器的密度增加，二维结构不再能符合特定需求。因此，虽然制造三维存储器的工艺有其特有的问题，但三维存储器变成越来越已知及重要。一种建立三个维度中的存储器结构的方法，涉及到形成配置在阶梯式结构的水平层中的存储器元件，然后通过连接此些层至一个具有配置在接触开口中的垂直导电元件的控制层，来提供接达至此些层的导电表面层级。阶梯式结构可通过事先安装绝缘及导电材料的交替层而形成。接着，连续的掩模/曝光/刻蚀步骤可利用在刻蚀步骤之间渐进式地被剥蚀光刻胶而被执行。执行单一地增加深度的刻蚀，建立阶梯式结构的多个步骤。当刻蚀步骤的数目大时，这个方法形成在半导体结构中的邻近表面的层级之间的大的不连续性(discontinuity)。这些大的不连续性可使关键尺寸被影响，因而降低一接触图案化覆盖容限(margin)及产生一不必要的蚀穿(etch-through)的议题。
因此，需要一种与现有技术不同的半导体结构及方法，使邻近的导电表面层级之间不会产生大的不连续性的多层半导体结构。对于层数越多层的工艺而言，其需求更迫切。
发明内容
本发明通过提供一种包括多个LC模块的三维半导体存储器结构来处理这些及其他需求，这些模块包括数个接触垫及数个供接触垫用的逐层开口部。此些LC模块被配置在多个层级(level)上，每个层级是由一个或多个对的导电材料及绝缘材料(OP层对)交替层所形成，其中在邻近层级的表面之间的一高度差异不超过两个OP层对的一厚度。
于此所揭露的本发明的特定实施例包括8个或更少的LC模块。本发明的其他例子包括8个LC模块以上。LC模块可指定为奇数或偶数，零编号的LC模块指定成为偶数。
依据一例子，在连续编号的LC模块的表面之间的一高度差异为一个OP层对的一厚度。
依据一例子，零编号的LC模块的表面是最高表面层级，而最高编号的LC模块的表面是最低表面层级。在一个例子中，奇数表面或表面层级并列地被聚集，而偶数表面或表面层级并列地被聚集，以能使具有最高的奇数的表面或表面层级邻近具有最高的偶数的层级。
本发明的一实施样态包括一种形成供一三维半导体存储器用的一集合的LC模块的方法。此方法的一个实施例包括提供一个半导体堆叠于一基板上，此堆叠包括一厚绝缘层，其厚绝缘层上形成交替导电/绝缘材料层对(OP层对)。在一个实施例中，此方法定义多个刻蚀位置。在半导体堆叠上执行一序列的刻蚀以建立多个不同的表面或表面层级(于刻蚀位置)，以使没有邻近的表面或表面层级在高度上差异了两个OP层对的一厚度以上。
在一个例子中，此方法适合于建立对应于一些刻蚀位置(等于2的乘幂)的LC模块。此方法的实施例可建立任何偶数的刻蚀位置，或可建立任何奇数的刻蚀位置。
虽然为了语法的流畅性与功能性的解释，已经或将说明此装置及方法，但我们明确地理解到权利要求(除非以其他方式表示)不应当被解释为以任何方式受限于″手段″或″步骤″限制的构造，但在等效设计的司法原则之下，将是符合由权利要求所提供的意思的完全范畴及定义的等效设计。
于此所说明或参考的任何特征或特征的组合，包括在本发明的范畴之内，只要包括在任何这种组合的特征并未与将从上下文、这个说明书与本领域技术人员的知识可清楚理解到的相互不一致的话。此外，说明或参考的任何特征或特征的组合，可以从本发明的任何实施例中明确排除在外。为了总结本发明的目的，说明或参考本发明的某些实施样态、优点及崭新的特征。当然，我们应理解到，在本发明的任何特定实施例中，不需要具体化所有这种实施样态、优点或特征。本发明的额外优点及实施样态，在以下详细说明及随后的权利要求中是显而易见的。
附图说明
图1为由交替绝缘/导电层(OP层对)所组成的一种现有技术的三维半导体存储装置的一部分的剖面图；
图2为显示一在邻近的OP层对的层级之间的大差异的图1的现有技术结构的一部分的详细视图；
图2A为依据现有技术的在处理以准备接触开口的形成之后的图2的结构的示意图；
图2B显示在接触开口的形成之后的图2A的现有技术结构；
图2C为显示接触垫及供接触垫用的逐层开口部的一LC模块的一详细示意图；
图3为八个OP层对的一未处理的半导体堆叠以及一第一刻蚀步骤的详载的剖面图；
图4显示被应用至图3的结构的第一刻蚀步骤的一结果，并包括一第二刻蚀步骤的详载；
图5为被应用至图4的结构的第二刻蚀步骤的一结果呈现，更进一步指示一第三刻蚀步骤；
图6为八个OP层对的一未处理的半导体堆叠以及与图3中所载明的不同的一第一刻蚀步骤的详载的剖面图；
图7显示被应用至图6的结构的第一刻蚀步骤的一效果，并载明一第二刻蚀步骤；
图8显示第二刻蚀步骤的一结果并指示待被应用至图7结构的一第三刻蚀步骤；
图9说明在应用第三刻蚀步骤之后的图8的结构的一外观，藉以说明在邻近层级之间的一最大差异为两个OP层对的一厚度；
图10为说明用以形成具有八个OP层对的图9的结构的一掩模/曝光/刻蚀工艺的一实施例的流程图；
图11为说明用以形成具有一任意数的OP层对的三维存储器结构的一般的掩模/曝光/刻蚀工艺的一实施例的流程图；
图11A为显示在图11的实施例中的一步骤的细节的流程图；
图12为依据第11及11A图的实施例的十个OP层对的一未处理的半导体堆叠以及一第一刻蚀步骤的详载的剖面图；
图13显示第一刻蚀步骤的一结果并指示待被应用至图12的结构的一第二刻蚀步骤；
图14为第二刻蚀步骤的一结果以及关于待被应用至图13的结构的一第三刻蚀步骤的一规定的剖面图；
图15为被应用至图14的结构的第三刻蚀步骤的一效果的表现，藉以显示一特定第四刻蚀步骤；
图16显示将第四刻蚀步骤应用至图15的结构的一结果，藉以显示在邻近层级之间的最大的层级差异为两个OP层级对的一厚度；
图17说明具有11个OP层对的一半导体堆叠并载明一第一刻蚀步骤；
图18显示第一刻蚀步骤的结果并说明待被应用至图17的结构的一第二刻蚀步骤；
图19显示对于图17的结构应用前两个刻蚀步骤的效果并载明一第三刻蚀步骤；
图20说明第三刻蚀步骤的结果并指示待被应用至图19的结构的一第四刻蚀步骤；及
图21显示针对图20的结构执行的第四刻蚀步骤的一最后结果，藉以说明在邻近层级之间的一最大差异为两个OP层对的一厚度。
【符号说明】
L(0)至L(7)：层级
CO(0)至CO(7)：接触开口
P(0)、P(2)、P(3)、P(4)：位置
ED(1)、ED(2)、ED(4)、ED(8)：刻蚀深度
LC(0)至LC(7)：LC模块
100：阶梯式结构
102：基板
110：部分
115：氧化物层/基底层/绝缘材料
120、121：绝缘材料/绝缘层/氧化物层
122：上部边界
125：导电(多晶硅)层/导电材料
130：OP层对
135、145：软性着陆垫
140：宽度
150：锥度
151：锥状表面
155：刻蚀后关键尺寸(ECD)/宽度
160：堆叠
165：氮化硅(SiN)/SiN材料/SiN层
166：停止层
167：间隙壁/间隙壁材料
170：LC氧化膜
175：COSiN薄膜
180：CO氧化膜
200、600：掩模
205、215、225、305、315、325：开口部
210：第二掩模
220：第三掩模
300、310、320：配置
400、410、415、420、500、505、510、515、520、522、525、530：步骤
605、615、625、635：虚线矩形
610、620、630：掩模配置
具体实施方式
本发明的例子现在将说明并显示于附图中，本发明的实例在某些实施例中是按照一定比例被解释，而在其他实施例中，对每个实例而言则否。在某些实施样态中，在附图及说明中的类似或相同的参考标号的使用表示相同，类似或相似的组件及/或元件，而依据其他实施例，相同的使用则否。依据某些实施例，方向用语的使用，例如，顶端、底部、左、右、向上、向下、在上面、在上方、在下面、在下方、后及前是照字面意义地被解释，而在其他实施例中，相同的使用则否。本发明可与传统上使用于现有技术中的各种集成电路制造及其他技术相关联而被实行，且于此包括仅如此多的通常实行的工艺步骤，如必须提供本发明的理解。本发明一般在半导体装置及工艺的领域中具有适用性。然而，对于说明的目的而言，下述的说明关于三维半导体存储装置及制造的相关方法。
更特别是参见附图，图1以剖面显示一种现有技术的三维半导体存储装置的一部分，特别是，一种包括接触垫及供接触垫(LC模块)用的逐层开口部的集合的结构100。
所显示的结构100的一部分110的细节显示于图2中，图2中的一基板102由譬如来自元素周期表的IVA族的材料的原子所组成。锗及硅为典型的例子。可形成一基底层的绝缘材料(例如，氧化物)115的一相当厚的层，可被沉积在基板102上，以及导电材料125及绝缘材料120的一种阶梯式的交替层可形成于氧化物层115上。导电层125可由任何适当的导电材料(譬如多晶硅)所组成，导电材料于此可被称为多晶硅；绝缘层120可由任何适当的绝缘材料所组成，譬如氧化物，例如，硅的氧化物，例如SiO2、SiOC或SiOF。导电及绝缘材料的交替层对于此可被称为OP层对130。八个这种OP层对130显示于图2中，虽然层对的数目可能大于或小于八，例如2、4、16、32，或者在某些实施例中更多。导电(多晶硅)层125的厚度范围可在大约15nm与大约30nm之间，一般大约是20nm；绝缘(氧化物)层120的厚度范围可在大约20nm与大约50nm之间，其中典型的厚度为大约40nm。在工艺考虑上，最上绝缘层121与基底层115可比氧化物层120厚。
图1及图2的结构可通过遮蔽、涂敷光刻胶、刻蚀、回蚀光刻胶步骤，以及重复这些步骤而建立，用以形成OP层对的不同的表面层级或一需要数目(例如，八)的表面，这可被称为接触垫或软性着陆垫135(因为在OP层对的上建立开口部的刻蚀步骤必须″着陆″在接触垫上，如下参考图2A及图2B所述)。在不造成混淆的情况下，OP层对的表面于此也可以简单地被称为″层级(levels)″或″表面″。
一OP层对可包括一上层及下层，其中上层为一绝缘层，而下层为一种具有实质上没有电性连接至任何其他导电层的导电层。稍后的制造步骤(以下参考图2A及图2B)可形成垂直导电结构，用于建立与个别导电层的连接(也就是，连接至软性着陆垫135)，以作为三维存储器结构的一部分。软性着陆垫135(除了一最低的软性着陆垫145以外)具有一宽度140，其例如可具有大约150nm的一典型数值，实施例中，宽度140的范围例如可从大约100nm至大约250nm。
为了便利性起见，刻蚀位置(其可对应至软性着陆垫)在图2及后来的图示中被标示为P(0)、P(1)、…、P(7)。于每个位置的刻蚀的深度决定关于各个软性着陆垫的一层级。层级在目前的例子(图2)中被标示为L(0)、L(1)、…，L(7)，于此L(i)表示通过形成第i层级的一刻蚀工艺而移除的OP层对的数目。
如图1及图2所显示的，此结构100包括一位于层级L(0)的OP层对130的大的(也就是，相当高的)堆叠160，也就是，设置于位置P(0)的最高层级，其与配置于层级L(7)的一特定软性着陆垫145邻接，也就是，位于阶梯式的刻蚀位置P(7)的最低层级。层级L(0)及L(7)的并列导致一最大的层级差异(也就是，高度差异)，在目前例子中等于七个OP层对的厚度。更一般而言，当使用一些OP层对(N个OP层对)时，在L(0)与L(N-1)之间的这个最大层级差异为(N-1)×(OP厚度)。
高堆叠160可关联至一锥度150，锥度150具有范围在大约0度(没有锥度)至大约1至3度之间的垂直的角度。圆锥角的数值的控制是困难的，且圆锥角的任何正值可被视为是寄生的。一正圆锥角必然地产生了最低软性着陆垫145的一后刻蚀关键刻蚀尺寸(ECD)155的减缩，ECD缩小了约表示为数量(N-1)×(圆锥角)×(OP厚度)。也就是，最低软性着陆垫145的宽度155可少于(例如，大幅地少于)其余软性着陆垫135的宽度140。缩小的宽度155必定增加了正确地置放一与最低软性着陆垫145接触的垂直连接结构的困难。未能达到这种配置可能会导致存储器装置的制造中的一缺陷。
一种刻蚀以建立阶梯式结构100的现有技术方法采用七个连续刻蚀步骤，因为每组的OP层对130个别地被刻蚀。举例而言，参考图2，于此七个刻蚀的位置为编号P(0)-P(7)，这种方法的一实施例可移除在位置P(7)中的一个OP层对130，光刻胶可被回蚀，且一个OP层对130可在位置P(6)-P(7)中被移除。这些程序可通过移除在位置P(5)-P(7)的一额外OP层对130而重复。最后，七个这种刻蚀步骤移除在位置P(7)中的七个OP层对130，六个OP层对130在位置P(6)中被移除，等等，其中在位置P(1)中的单一OP层对130于第七刻蚀步骤被移除。于此例子中，位于位置P(0)的层级并未被刻蚀。
图2A与图2B显示应用至图2的现有技术结构以建立促进与软性着陆垫135的电性连接的接触开口的处理步骤的结果。如图2A所示，工艺步骤可包括以譬如一层的氮化硅(SiN)165覆盖图2的结构。SiN可作为软性着陆垫的上表面上面的一停止层166的功能，且可作为在软性着陆垫的侧面上的一间隙壁167的功能。接着，一氧化物层(可被称为LC氧化膜170)可被覆盖在SiN层165上。对LC氧化膜170进行一化学机械平坦化(CMP)步骤可为沉积另一层的SiN作准备，另一层于此被称为接触开口(CO)SiN薄膜175。更进一步的，氧化物层，例如CO氧化膜180，可被沉积在COSiN薄膜175上，且此结果可通过CMP平坦化而达成。
图2B显示图2A的结构中的接触开口CO(0)、CO(1)、…、CO(7)的形成的结果。此形成可通过包括数个刻蚀步骤的光刻方法而达成，此些刻蚀步骤包括一个形成接触开口的一上部的第一刻蚀步骤。可使用COSiN薄膜175作为一停止层的第一刻蚀步骤可形成数个如图2B所显示的具有实质上垂直的笔直侧面的接触开口。然后，一第二刻蚀步骤可移除已经通过第一刻蚀步骤而露出的COSiN薄膜175，且一第三刻蚀步骤可移除在COSiN薄膜175之下的LC氧化膜170的材料，第三刻蚀步骤终结在SiN停止层166上。一第四刻蚀步骤可击穿SiN停止层166及每个下层的氧化物层120，以建立供软性着陆垫用的逐层接触开口。软性着陆垫(也就是，接触垫)与供软性着陆垫用的接触开口可被视为LC模块LC(0)、LC(1)、…、LC(7)。图2B的结构包括八个这种LC模块。
代表LC模块LC(3)的细节显示于图2C中，图2C显示一LC模块(例如，LC(3))包括一由导电层125所组成的接触垫，导电层125为OP层对130的一部分，OP层对130也包括一绝缘层120。一般而言，绝缘层120的一上部边界122于此可被称为一LC模块的一表面、层级或表面层级。SiN材料被显示且被表示成SiN间隙壁材料167与SiN停止层166。当以导电材料填满时，接触开口CO(3)(也就是，一逐层开口部的一例子)提供一电性连接至接触垫(也就是，软性着陆垫)。
关于图2B所显示的例子，第四刻蚀步骤成功地到达导电层125以形成LC模块LC(0)。于此例子中的相同的第四刻蚀步骤成功地建立LC模块LC(1)、LC(2)、…、LC(6)。然而，LC(7)的形成被高堆叠160的侧壁上的SiN材料165的覆盖(图2)的锥状表面151(图2A)所阻碍。因此，第四刻蚀步骤可能(如图2B所显示的)无法到达对应于LC(7)的导电层125。在其他例子中，第四刻蚀步骤可能只建立一LC(7)上的局部软性着陆。在任一情况下，以导电材料的后来填满接触开口CO(0)-CO(7)可能无法建立与#7软性着陆垫的电性连接，这结果是可建构一高电阻连接，或甚至一孔洞，藉以导致位于CO(7)的底部的一所谓的盲孔。本发明的一个目的是说明一种消除前述困难的方法。
回至图2，所显示的阶梯式结构可由不是七个，而只有三个刻蚀步骤所构成，如图3-图5所显示的。这些图所显示的三个步骤工艺以OP层对130的一未处理的堆叠开始，如图3所示。位置P(0)-P(7)在此图中被标示，在执行任何刻蚀步骤之前，每个位置与其的一层级L(0)相关。一第一掩模/曝光/刻蚀程序通过使用一掩模200而针对图3的结构执行，掩模200的特征为：数个开口部205及一刻蚀深度ED(1)，其中表示法ED(i)表示i个OP层级是待通过刻蚀程序而移除。第一程序(具有一刻蚀深度ED(1))从堆叠(例如，位置P(1)、P(3)、P(5)、P(7))的交替的位置移除OP层对130的一个(也就是，最上面的)。此种第一程序的结果显示于图4中。如所显示的，位置P(1)、P(3)、P(5)及P(7)具有被移除的一个OP层(以L(1)表示)；剩下的位置不具有被移除的OP层(以L(0)表示)。
一第二掩模/曝光/刻蚀程序使用一个第二掩模210，第二掩模210具有覆盖两个刻蚀位置及一刻蚀深度ED(2)的开口部215。这个程序从在位置P(2)-P(3)及P(6)-P(7)中的OP层对的两个层级移除材料。第二刻蚀的结果显示于图5中，其中位置P(1)及P(5)被刻蚀至层级L(1)，位置P(2)及P(6)被刻蚀至层级L(2)，而位置P(3)及P(7)被刻蚀至层级L(3)。位置P(0)及P(4)尚未被刻蚀。
使用具有一开口部225及一刻蚀深度ED(4)的一第三掩模220的一最后的掩模/曝光/刻蚀步骤，从四个邻接的位置P(4)-P(7))移除材料。
刚才说明的三个刻蚀步骤导致一实质上相同于如图2所示的结构。
如刚才所说明的应用至八个OP层对的三个步骤的程序，可以一直接方式类推至供16个OP层对用的四个步骤程序。同样地，举例而言，对具有32、64及128个OP层对的结构而言，可能分别需要5、6及7个步骤。一般而言，当N为2的乘幂时，N个层级所需要的刻蚀步骤的数目为log2(N)。
虽然此程序可减少必须形成LC模块的刻蚀步骤的数目，但它的使用并未减少在邻近的软性着陆垫位置之间的大型的最大层级差异。也就是，这个程序并未解决上面所略述的最大的层级差异问题。
本发明说明采用一崭新的布局配置及刻蚀程序的一种设计，此设计导致一种具有数个LC模块的变化结构，LC模块具有两个OP层对的一最大的邻近导电表面或层级差异。这个配置实质上可消除ECD155中的缩减(图2)。因此，此配置可消除如上所述参考图2B中的CO(7)/LC(7)的刻蚀步骤的过早中止。变化结构实质上维持与图1及图2所显示的结构相同的功能，同时提供超越现有技术结构的一个或多个优点。
对八个软性着陆垫的情况而言，依据本发明的刻蚀程序的一个例子的一个实施例总结于图10中的流程图中。此实施例于步骤400，通过提供一个半导体堆叠开始，半导体堆叠包括一基板、一基底层及如上所述所建构的多个OP层对。软性着陆垫的位置P(0)-P(7)于步骤405被标示。
这种堆叠的一例子显示于图6中，其中标示有对应于待形成的软性着陆垫的刻蚀位置P(0)-P(7)。在开始刻蚀之前，零(L(0))的一层级被表示在每个位置P(0)-P(7)中。
于步骤410，执行一第一掩模/曝光/刻蚀程序以移除位置P(4)-P(7)中的一个OP层。依据具有一开口部305及一标示的刻蚀深度ED(1)的一配置300(如图6所示)，掩模/曝光/刻蚀步骤被设计成用于移除材料的一个OP层。此图表示材料直接在开口部305之下的区域中待被移除。在移除之后，此结构如图7所显示，其中位置P(0)-P(3)已被刻蚀至层级L(0)(也就是，未被刻蚀)，且位置P(4)-P(7)已被刻蚀至层级L(1)(也就是，一个OP层对已被移除)。
于步骤415，执行一第二掩模/曝光/刻蚀操作，依据一配置310(图7)移除两个OP层，配置310表示依据具有一刻蚀深度ED(2)的开口部315的材料的移除。也就是，两个OP层对从位置P(1)、P(3)、P(4)及P(6)待被移除。移除的结果显示于图8，其中位置P(2)及P(0)尚未被刻蚀(层级为L(0))，位置P(5)及P(7)已被刻蚀至层级L(1)，位置P(1)及P(3)已被刻蚀至层级L(2)，而位置P(4)及P(6)已被刻蚀至层级L(3)。
可于步骤420执行一最后的掩模/曝光/刻蚀程序，此程序依据包括具有一刻蚀深度ED(4)的一开口部325的一配置320(图8)来移除四个OP层对。也就是，材料是从位置P(2)-P(5)被移除。此移除产生图9所显示的结果，其中位置P(0)-P(7)被刻蚀至各个层级L(0)、L(2)、L(4)、L(6)、L(7)、L(5)、L(3)及L(1)。在任何两个邻近的位置之间的高度差异，为一个OP层厚度或两个OP层厚度。
图9的例子也证明在连续编号的层级(也就是，各个位置P(3)及P(4))中的L(6)及L(7))之间的层级差异等于1，对应于一个OP层对的厚度。又，L(0)被注意到是最高(也就是，最高)层级或表面，及最高编号的层级或表面，L(7)被注意到是最短(也就是，最低)层级或表面。图9中的奇数层级或表面并列地被聚集，偶数层级或表面也是如此。最高的奇数层级或表面(也就是，L(7))及最高的偶数层级或表面(也就是，L(6))并列被安置。又，最低的奇数层级或表面(也就是，L(1))与零编号的层级或表面(也就是，L(0))被安置成彼此相距最远。
虽然刚刚提供的例子应用至具有八个LC模块的结构，但是于此所揭露的此方法可被采用在具有无论多少个的OP层对的结构上。
可被使用以处理具有无论多少层对的一堆叠的方法的一个实施例的概要出现在图11的流程图中。依据所显示的实施例，于步骤500，提供包括一基板、一基底层及交替导电/绝缘层(例如OP层对)的一半导体堆叠。于步骤505，决定一些软性着陆垫(表面或层级)，N，定义软性着陆垫(表面或层级)位置，且计算出一些刻蚀步骤，M，于此
M＝[log2N]
于其中[...]表示″大于或等于的最小整数″。于步骤510，可方便地将软性着陆垫位置表示为P(0)、P(1)、…、P(N-1)并将这些号码安排为一表中的第一列。
于步骤515，做出关于N是否为奇数或偶数的判定。当N为偶数时，刻蚀的深度整数的一列表于步骤520中形成以下配置：
1、3、…、N-1、N-2、…、4、2、0
于此，注意N-1为奇数而N-2为偶数。刻蚀的深度整数表示于每个软性着陆垫位置P(0)、P(1)、…、P(N-1)待被执行的刻蚀ED(.)的层级(以OP层对的数目测量)。方便的是将层级号码配置在表格形式中，其通过将它们***作为于步骤510所建构的表的第二列。如所建构的，此表列出第一列中的软性着陆垫位置；第二列表示于每个位置待被执行的刻蚀的深度。
当N为奇数时，整数的一列表于步骤522以一类似的(但不同的)配置形成：
1、3、…、N-2、N-1、…、4、2、0
于此，注意N-2为奇数，而N-1为偶数。如前，当软性着陆垫的数目为奇数时，刻蚀的深度整数表示软性着陆垫位置的层级。
关于N＝10(偶数)及N＝11(奇数)的例子显示于各个表1及2中，其中依据步骤510，这些表中的第一列确认一刻蚀位置(也就是，一软性着陆垫位置)，而这些表中的第二列定义关于表示的位置的一层级(参照步骤520及522)。
表1
位置→ 9 8 7 6 5 4 3 2 1 0
层级→ 1 3 5 7 9 8 6 4 2 0
ED(8) 0 0 0 0 1 1 0 0 0 0
ED(4) 0 0 1 1 0 0 1 1 0 0
ED(2) 0 1 0 1 0 0 1 0 1 0
ED(1) 1 1 1 1 1 0 0 0 0 0
表2
位置→ 10 9 8 7 6 5 4 3 2 1 0
层级→ 1 3 5 7 9 10 8 6 4 2 0
ED(8) 0 0 0 0 1 1 1 0 0 0 0
ED(4) 0 0 1 1 0 0 0 1 1 0 0
ED(2) 0 1 0 1 0 1 0 1 0 1 0
ED(1) 1 1 1 1 1 0 0 0 0 0 0
于步骤525，刻蚀的深度整数被表示为M位二进制数，其被***作为刻蚀深度列ED(.)成为于步骤520或522开始的表。
一M位二进制整数q，可从0至M-1取数值，对M＝5而言，譬如可以二进制形式被表示为b4b3b2b1b0，其中每一个″b″数字不是0就是1。这种表现被解释成如下意义
q＝b0×20+b1×21+b2×22+...+b4×24。
也就是，每个二进制数与在q的二进制表现中的2的乘幂(1、2、4、8、…)相关。当M＝5时，b4为最显著的二进制数；b0为最小显著的二进制数。举例而言，如果q＝21，则其二进制表现为10011(也就是，16+2+1)。
关于在表1中所表示的例子，N＝10，而M＝4。关于每个刻蚀的深度整数的二进制表现，被表示在具有形成此表的最后四个列的刻蚀深度(ED)列的一栏中。最显著的数字被设置于第三列；最小显著的数字被设置于此表的最后列。依据与每个刻蚀的深度整数的表现的数字相关的2的乘幂，刻蚀深度列在此表的第一栏中贴上标签ED(8)、ED(4)、ED(2)、ED(1)。
同样地，在表2例子中，N＝11而且，再者M＝4。关于刻蚀的深度整数的二进制表现被加至此表用以以一种类似于在表1的构造中所采用的方式建立四个刻蚀深度列。
依据二进制数的列，掩模/曝光/刻蚀程序接着于步骤530通过刻蚀而依序被执行。M个刻蚀步骤被执行(在表1及表2中，M＝4)，其中每个刻蚀步骤对应于此表中的一刻蚀深度列。于每个步骤待被刻蚀的位置以在每个刻蚀深度列中的一″1″表示。刻蚀的深度是于每个步骤依据在OP厚度的单元中所测量的刻蚀深度列(也就是，2的乘幂)的标签(label)而被执行。
依据一个例子，步骤530的细节被显示为在图11A中的流程图。于步骤532，此表中的刻蚀深度列的其中一个被选择，而于步骤534，于具有刻蚀深度列中的一″1″的位置执行一刻蚀到达一以刻蚀深度列的标签(也就是，2的乘幂)所表示的深度。如果于步骤536，每一次检查所有刻蚀深度列尚未被选择，则于步骤538选择一不同刻蚀深度列(也就是，一刻蚀深度列尚未被选择)。于步骤534，重复此工艺，直到刻蚀已被执行对应于所有刻蚀深度列为止。
使用N(例如，N＝10)的偶数值的一个例子显示使用表1及图12-图16，以定义刻蚀的顺序的方法的一实施例。于此例子中，包括10个OP层对的半导体堆叠显示于图12中。刻蚀位置P(0)-P(9)被标示。首先，刻蚀深度被注意到是L(0)，对应于没有已被执行的刻蚀。
在图11A的流程图以后，于步骤532选择在表1中标示ED(1)的刻蚀深度列，且依据显现在刻蚀深度列ED(1)中的每个″1″准备一掩模600(图12)。待被刻蚀的软性着陆垫位置以图12中的虚线矩形605表示。于步骤534完成此刻蚀。第一刻蚀从位置P(5)-P(9)移除一层的材料，如图13所示。
于步骤536，我们可注意到不是所有的刻蚀深度列都尚未被选择，所以于步骤538，通过选择譬如标示为ED(2)的刻蚀深度列继续此工艺，ED(2)具有在位置P(1)、P(3)、P(6)及P(8)中的一些刻蚀深度列。因此，于步骤534，建构出一掩模配置610(图13)，且基于虚线矩形615执行深度2的刻蚀，藉以从位置P(1)、P(3)、P(6)及P(8)移除2个OP层对。第二刻蚀的结果显示于图14中，图14显示位置P(0)、P(2)及P(4)尚未被刻蚀(也就是，层级L(0))，位置P(5)、P(7)及P(9)已被刻蚀至层级L(1)，位置P(1)及P(3)已被刻蚀至层级L(2)，以及位置P(6)及P(8)已被刻蚀至层级L(3)。
通过使用表1中的标示ED(4)的刻蚀深度列，以一种类似的方式继续，依据以图14中的虚线矩形625表示的掩模配置620执行一第三刻蚀(也就是，一四个层级刻蚀)。第三刻蚀步骤的结果显示于图15中。
最后，依据包括一虚线矩形635的一掩模配置630，通过使用表1中的标示ED(8)(也就是，刻蚀深度为8)的刻蚀深度列中的那些执行一第四刻蚀步骤。最后的刻蚀结果显示于图16中。如前，没有层级的高度与一邻近层级的高度差异了2个OP厚度以上。
图17-图21显示针对包括11个OP层对的一半导体堆叠所执行的一序列的刻蚀的结果，如于此参考表2所说明的。此实施例使用N(N＝11)的奇数值并遵循类似于上述参考图11A及第12-16图所说明的那些的步骤。
虽然刚刚提供的例子依一特定顺序(也就是，依序执行深度1、2、4、8的刻蚀)执行刻蚀，但刻蚀的顺序并非是重要的，且可改变。于此所提供的例子也证明在连续编号的层级(例如，表1及2中的层级列)之间的层级差异为一个OP层对的厚度。又，在所有情况中，L(0)被注意到是最高(也就是，最高)层级，及最高编号的层级，L(N-1)被注意到是最短(也就是，最低)层级。奇数层级并列地被聚集，偶数层级也是一样。最高的奇数层级及最高的偶数层级同样地并列被安置。此外，最低的奇数层级(也就是，L(1))与零编号的层级(也就是，L(0))被安置彼此相距最远。
由实施例所建立的方法实施例及造成的三维半导体存储器结构的例子，证明了上述所标示的大型的最大的邻近层级差异问题，可通过在既存的工艺中只做出较小的改变而获得解决。
此方法的实施例有效地重新配置软性着陆垫的位置，以及在三维存储器结构的较高的层(未显示)中的对应的连接点。这个重新配置改善LC模块的可靠度，而不会、或实质上不会对其的功能具有不利的效果。也就是，对具有NLC模块位置的结构而言，ECD的缩减被缩小了(N-1)/2的系数，从
(N-1)×(圆锥角)×(OP厚度)
至
2×(圆锥角)×(OP厚度)。
所达成的相对改善随着所采用的层数增加，这是因为在邻近的软性着陆垫层级之间的高度的最大差异总是2×(OP厚度)。图2中所标示的ECD的缩小藉以实际上被消除，如同接触图案覆盖容限及不必要的蚀穿的议题的减少一样。
虽然于此的说明书表示某些说明的实施例，但我们应理解到这些实施例已经由举例而非限制地被提供。跟随这个说明书的意义是用于让配合本领域技术人员的知识来解释而建构的实施例，用于覆盖实施例的所有修改、变化、组合、互换、省略、代用、替代以及等效设计，达到并不相互排斥的程度，如可落在本发明的精神与范畴之内，并只受限于权利要求。

Claims (20)

1.一种三维半导体存储器结构，其特征在于，包括：
多个LC模块，该些模块包括：
多个接触垫；及
多个逐层开口部，使与该些接触垫连接，其中：
该些LC模块被配置在多个层级上，各该层级是由一个对或多个对的导电材料及绝缘材料的交替层所形成，形成该些交替层的该些对为OP层对，其中在邻近层级的表面之间的一高度差异不超过两该个OP层对的一厚度。
2.根据权利要求1所述的结构，其中该结构包括8个或更少的该些LC模块。
3.根据权利要求1所述的结构，其中该结构包括8个以上的该些LC模块。
4.根据权利要求1所述的结构，其中各该LC模块指定为奇数或偶数，以零标示的该LC模块指定为偶数。
5.根据权利要求4所述的结构，其中在连续编号的该些LC模块的该些表面之间的一高度差异为一个该OP层对的一厚度。
6.根据权利要求4所述的结构，其中：
零编号的该LC模块的该表面为最高表面；及
最高编号的该LC模块的该表面为最低表面。
7.根据权利要求6所述的结构，其中该些奇数的该些LC模块并列地被聚集，而该些偶数的该些LC模块并列地被聚集，以能使具有最高的奇数的该LC模块的该表面邻近具有最高的偶数的该LC模块的该表面。
8.根据权利要求6所述的结构，其中最低奇数的该LC模块与该零编号的该LC模块被定位成彼此相距最远。
9.一种形成供三维半导体存储器用的多个LC模块的方法，其特征在于，包括：
提供一个半导体堆叠形成于一基板上，该堆叠包括一基底层及交替排列的导电/绝缘层，该些导电/绝缘层为OP层对；
定义多个刻蚀位置；
在该半导体堆叠上进行一序列的刻蚀，以暴露位于该些刻蚀位置的OP层对表面的表面，使任何邻近层级的表面之间的一高度差异都不超过两该个OP层对的一厚度。
10.根据权利要求9所述的方法，其中定义该些刻蚀位置包括指定数个软性着陆垫的位置。
11.根据权利要求9所述的方法，其中定义该些刻蚀位置包括指定该些刻蚀位置的一偶数序编。
12.根据权利要求11所述的方法，其中定义该些刻蚀位置包括指定该些刻蚀位置的一数目序编，该数目为2的全部正数乘幂。
13.根据权利要求9所述的方法，还包括：
依据奇数及偶数的整数来编号导电的该些表面；
将奇数导电的该些表面分组在一起；及
将偶数导电的该些表面分组在一起。
14.根据权利要求13所述的方法，其中该执行包括执行一数目的刻蚀，该数目并非是该多个刻蚀位置的尺寸的基数2的对数以上。
15.根据权利要求9所述的方法，其中定义该些刻蚀位置包括指定该些刻蚀位置的一奇数序编。
16.一种包括绝缘材料及导电材料的交替对的层的装置，其特征在于，以形成一三维半导体存储器阵列的多个LC模块，其中：
该些交替对的层形成数个不同的表面；及
没有任何两个邻近的表面在高度差异上的值会大于两该个交替对的导电/绝缘层的一厚度。
17.根据权利要求16所述的结构，其中该导电材料包括多晶硅。
18.根据权利要求16所述的结构，其中该绝缘材料选自于SiO2、SiOC、SiOF及其的组合。
19.根据权利要求16所述的结构，其中该些交替对的数目为2的正整数乘幂。
20.根据权利要求16所述的结构，其中该些交替对的数目为偶数。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107579074A (zh) * 2017-08-29 2018-01-12 长江存储科技有限责任公司 一种形成多层复合膜的方法及三维存储器件
CN111108600A (zh) * 2019-12-24 2020-05-05 长江存储科技有限责任公司 三维存储器件及其形成方法
CN111696990A (zh) * 2020-03-23 2020-09-22 长江存储科技有限责任公司 三维存储器及三维存储器的制作方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108630528A (zh) * 2017-03-23 2018-10-09 旺宏电子股份有限公司 非对称阶梯结构及其制造方法
JP2019047093A (ja) 2017-09-07 2019-03-22 東芝メモリ株式会社 半導体装置およびその製造方法
KR102611731B1 (ko) 2019-01-31 2023-12-07 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단 형성
KR20200111551A (ko) 2019-03-19 2020-09-29 삼성전자주식회사 수직형 메모리 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192589A (ja) * 2009-02-17 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
CN101826522A (zh) * 2009-03-03 2010-09-08 三星电子株式会社 包括多个互连电阻层的集成电路电阻器件
CN102130134A (zh) * 2010-01-11 2011-07-20 海力士半导体有限公司 3d非易失性存储器件及其制造方法
JP2011142276A (ja) * 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
US20110272745A1 (en) * 2006-09-21 2011-11-10 Kabushiki Kaisha Toshiba Semiconductor memory and method of manufacturing the same
US20140021632A1 (en) * 2012-07-17 2014-01-23 Jae-Goo Lee Vertical type semiconductor device and method for manufacturing the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016400A (ja) * 2007-06-29 2009-01-22 Toshiba Corp 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法
KR101065140B1 (ko) * 2008-03-17 2011-09-16 가부시끼가이샤 도시바 반도체 기억 장치
JP2010034109A (ja) * 2008-07-25 2010-02-12 Toshiba Corp 不揮発性半導体記憶装置
JP5305980B2 (ja) * 2009-02-25 2013-10-02 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2011003833A (ja) * 2009-06-22 2011-01-06 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5394270B2 (ja) * 2010-01-25 2014-01-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101738103B1 (ko) * 2010-09-10 2017-05-22 삼성전자주식회사 3차원 반도체 기억 소자
KR101721117B1 (ko) * 2011-03-15 2017-03-29 삼성전자 주식회사 반도체 소자의 제조 방법
JP2013187335A (ja) * 2012-03-07 2013-09-19 Toshiba Corp 半導体装置及びその製造方法
KR20140075340A (ko) * 2012-12-11 2014-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102046504B1 (ko) * 2013-01-17 2019-11-19 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110272745A1 (en) * 2006-09-21 2011-11-10 Kabushiki Kaisha Toshiba Semiconductor memory and method of manufacturing the same
JP2010192589A (ja) * 2009-02-17 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
CN101826522A (zh) * 2009-03-03 2010-09-08 三星电子株式会社 包括多个互连电阻层的集成电路电阻器件
JP2011142276A (ja) * 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
CN102130134A (zh) * 2010-01-11 2011-07-20 海力士半导体有限公司 3d非易失性存储器件及其制造方法
US20140021632A1 (en) * 2012-07-17 2014-01-23 Jae-Goo Lee Vertical type semiconductor device and method for manufacturing the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107579074A (zh) * 2017-08-29 2018-01-12 长江存储科技有限责任公司 一种形成多层复合膜的方法及三维存储器件
CN107579074B (zh) * 2017-08-29 2018-12-14 长江存储科技有限责任公司 一种形成多层复合膜的方法及三维存储器件
CN111108600A (zh) * 2019-12-24 2020-05-05 长江存储科技有限责任公司 三维存储器件及其形成方法
CN111696990A (zh) * 2020-03-23 2020-09-22 长江存储科技有限责任公司 三维存储器及三维存储器的制作方法

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