CN105742196B - 半导体器件制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 235000012431 wafers Nutrition 0.000 claims abstract description 87
- 238000005530 etching Methods 0.000 claims abstract description 14
- 239000004020 conductor Substances 0.000 claims description 38
- 238000000034 method Methods 0.000 claims description 28
- 239000000126 substance Substances 0.000 claims description 8
- 239000013078 crystal Substances 0.000 claims description 6
- 238000001459 lithography Methods 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 229940095676 wafer product Drugs 0.000 claims description 3
- 230000005611 electricity Effects 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 230000003044 adaptive effect Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/147—Semiconductor insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
本发明提供了一种半导体制造方法，采用了TSV模板晶圆与产品晶圆形成三明治结构，其中，TSV模板晶圆中具有分布均匀的TSV结构，用于提供产品晶圆之间的电连接，形成3D互连。TSV模板晶圆由半导体晶圆减薄而得，降低了刻蚀和填充难度；通过在TSV模板晶圆上设置连接部件，便于上下两片产品晶圆的互连，降低了对准难度，并且增加了3D器件电连接设计的便利程度。
Description
技术领域
本发明涉及半导体器件制造方法领域，特别地，涉及一种采用了TSV(ThroughSilicon Via)模板晶圆而形成的3D器件的制造方法。
背景技术
随着半导体工艺的不断进步，集成电路的特征尺寸不断缩小，而用于3D互连的TSV的尺寸也越来越小。TSV的图案化、刻蚀与填充工艺，遭遇到了前所未有的挑战。由于尺寸变小，TSV沟槽的深宽比加大，刻蚀和填充愈发困难。常规的刻蚀和填充工艺，渐渐无法满足业界需求，因此，需要对用于3D互连的TSV结构和制造方法进行改进，以适应技术发展的要求。
发明内容
本发明提出了一种半导体器件制造方法，特别地，涉及一种采用了TSV(ThroughSilicon Via)模板晶圆而形成的3D器件的制造方法。
本发明提供一种半导体器件制造方法，其中，包括如下步骤：
提供具有正面和背面的TSV模板晶圆，通过光刻和刻蚀，在该TSV模板晶圆上形成若干分布均匀的TSV孔洞；
在上述TSV孔洞中填充导电材料；
对该TSV模板晶圆进行平坦化处理，使上述导电材料仅位于上述TSV孔洞之内；
在该TSV模板晶圆的正面和背面，分别通过选择性刻蚀工艺，去除上述TSV孔洞内部分厚度的上述导电材料，然后填充电介质材料，并进行平坦化处理；
在该TSV模板晶圆的正面和背面，进行连接区域的构图，通过光刻和刻蚀，形成连接区域沟槽，并在上述连接区域沟槽中填充导电物质，以形成连接部件；
将该TSV模板晶圆的正面和背面分别布置一产品晶圆，并进行接合，形成产品晶圆-TSV模板晶圆-产品晶圆的三明治结构，其中，产品晶圆通过该TSV模板晶圆中的所述连接部件和所述TSV孔洞内的导电材料进行电连接。
根据本发明的一个方面，所述TSV模板晶圆为经过减薄的半导体晶圆，半导体晶圆通过减薄而减去的厚度为2-200nm。
根据本发明的一个方面，所述TSV孔洞的直径为40-200nm，各个孔洞的间距为40-200nm。
根据本发明的一个方面，在上述TSV孔洞中填充的导电材料为Cu，Al，TiN的一种或多种。
根据本发明的一个方面，在对上述TSV孔洞中填充的导电材料时，将所述TSV模板晶圆浸入熔融状态的Al中进行填充，并通过冷却形成导电材料。
根据本发明的一个方面，在去除上述TSV孔洞内部分厚度的上述导电材料时，去除的部分厚度为10-100nm。
根据本发明的一个方面，所述连接区域沟槽暴露出所述TSV孔洞内的导电材料，以使所述连接部件与所述TSV孔洞内的导电材料形成直接接触。
根据本发明的一个方面，所述产品晶圆具有TSV，所述产品晶圆的TSV的尺寸大于所述TSV模板晶圆中所述TSV孔洞的尺寸；所述产品晶圆的TSV与该TSV模板晶圆中的所述连接部件和所述TSV孔洞内的导电材料形成电连接，以使该TSV模板晶圆的正面和背面的产品晶圆形成互连。
本发明的优点在于：采用了TSV模板晶圆与产品晶圆形成三明治结构，其中，TSV模板晶圆中具有分布均匀的TSV结构，用于提供产品晶圆之间的电连接，形成3D互连。TSV模板晶圆由半导体晶圆减薄而得，降低了刻蚀和填充难度；通过在TSV模板晶圆上设置连接部件，便于上下两片产品晶圆的互连，降低了对准难度，并且增加了3D器件电连接设计的便利程度。
附图说明
图1TSV模板晶圆俯视图
图2具有TSV孔洞的模板晶圆截面图
图3填充TSV导电材料
图4形成电介质材料
图5连接区域俯视图
图6刻蚀出连接区域沟槽
图7填充形成连接部件
图8形成3D互连
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
本发明提供一种半导体器件制造方法，具体而言，涉及一种采用了TSV模板晶圆而形成的3D器件的制造方法。下面，参见附图1-8，将详细描述本发明提供的半导体器件制造方法。
首先，参见附图1和2(图1为俯视图，图2为截面图)，提供具有正面和背面的TSV模板晶圆1，通过光刻和刻蚀，在TSV模板晶圆1上形成若干分布均匀的TSV孔洞2。其中，TSV模板晶圆1为经过减薄的半导体晶圆，例如硅晶圆，半导体晶圆通过减薄而减去的厚度为2-200nm。采用经过减薄的晶圆，可以降低TSV孔洞刻蚀以及后续填充的工艺难度，便于整个工艺流程的顺利执行。同时，所形成的TSV孔洞2在整个模板晶圆上均匀分布，并且贯穿了TSV模板晶圆1的正面和背面。每个孔洞的直径为40-200nm，各个孔洞的间距为40-200nm。
接着，参见附图3，在TSV孔洞2中填充导电材料3，之后，对TSV模板晶圆1进行平坦化处理，使导电材料3仅位于TSV孔洞2之内。其中，导电材料3为Cu，Al，TiN的一种或多种。同时，为了便于填充，也可以将TSV模板晶圆1浸入熔融状态的Al中进行填充，并通过冷却形成导电材料3。
接下来参见附图4，在TSV模板晶圆1的正面和背面，分别通过选择性刻蚀工艺，去除TSV孔洞2内的部分厚度的导电材料3，然后填充电介质材料4，并进行平坦化处理。选择性刻蚀工艺包括湿法刻蚀或者干法刻蚀，用以去除TSV孔洞2内的部分厚度的导电材料3，形成凹槽，然后再填充电介质材料4，例如SiO2，之后进行平坦化处理，获得平坦的正面和背面。这样，导电材料3的两端被电介质材料4包围。
参见附图5-7，在TSV模板晶圆1的正面和背面，进行连接区域的构图，通过光刻和刻蚀，形成连接区域沟槽5，并在连接区域沟槽5中填充导电物质，以形成连接部件6。参见附图5，其中右上角实线方框和左下角的虚线方框分别示意了TSV模板晶圆1正面和背面的连接区域，而具体的连接区域完全可以根据需求来设置，通常，单个连接区域内会覆盖多个TSV孔洞2。如附图6所示，通过光刻和刻蚀工艺，去除连接区域对应的晶圆材料、电介质材料以及导电材料，形成连接区域沟槽5，其中，连接区域沟槽5需暴露出TSV孔洞2内剩余的导电材料3，以使之后形成于沟槽中的连接部件能够与导电材料3直接接触，传导电流。接着，参见附图7，在连接区域沟槽5中填充导电物质，以形成连接部件6。其中，连接部件6采用的导电物质可以与导电材料3相同或者不同，例如选自Cu，Al，TiN中的一种或多种。
接下来，参见附图8，将TSV模板晶圆1的正面和背面分别布置一产品晶圆11，并进行三者接合，形成产品晶圆-TSV模板晶圆-产品晶圆的三明治结构，其中，两个产品晶圆11通过TSV模板晶圆1中的连接部件6和TSV孔洞内的导电材料3进行电连接。其中，产品晶圆11也具有TSV 7，而产品晶圆11的TSV 7的尺寸大于TSV模板晶圆1中TSV孔洞2的尺寸。由于TSV7的尺寸大于TSV孔洞2的尺寸，降低了接合的对准难度。TSV 7对应于TSV模板晶圆1中的连接部件6，TSV 7能够与连接部件6和TSV孔洞2内的导电材料3形成电连接，使得位于TSV模板晶圆1的正面和背面的两个产品晶圆11形成互连。可以看出，在本发明中，采用了原创性的TSV模板晶圆将两个产品晶圆进行连接，形成三明治结构，简便而又精确地获得了3D器件互连结构，有利于进一步提高了3D器件的集成度。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。
Claims (9)
1.一种半导体器件制造方法，其特征在于，包括如下步骤：
提供具有正面和背面的TSV模板晶圆，通过光刻和刻蚀，在该TSV模板晶圆上形成若干分布均匀的TSV孔洞；
在上述TSV孔洞中填充导电材料；
对该TSV模板晶圆进行平坦化处理，使上述导电材料仅位于上述TSV孔洞之内；
在该TSV模板晶圆的正面和背面，分别通过选择性刻蚀工艺，去除上述TSV孔洞内部分厚度的上述导电材料，然后填充电介质材料，并进行平坦化处理；
在该TSV模板晶圆的正面和背面，进行连接区域的构图，通过光刻和刻蚀，形成连接区域沟槽，并在上述连接区域沟槽中填充导电物质，以形成连接部件；
将该TSV模板晶圆的正面和背面分别布置一产品晶圆，并进行接合，形成产品晶圆-TSV模板晶圆-产品晶圆的三明治结构，其中，产品晶圆通过该TSV模板晶圆中的所述连接部件和所述TSV孔洞内的导电材料进行电连接。
2.根据权利要求1所述的方法，其特征在于，所述TSV模板晶圆为经过减薄的半导体晶圆，半导体晶圆通过减薄而减去的厚度为2-200nm。
3.根据权利要求1所述的方法，其特征在于，所述TSV孔洞的直径为40-200nm，各个孔洞的间距为40-200nm。
4.根据权利要求1所述的方法，其特征在于，在上述TSV孔洞中填充的导电材料为Cu，Al，TiN的一种或多种。
5.根据权利要求1任一项所述的方法，其特征在于，在对上述TSV孔洞中填充的导电材料时，将所述TSV模板晶圆浸入熔融状态的Al中进行填充，并通过冷却形成导电材料。
6.根据权利要求1任一项所述的方法，其特征在于，在去除上述TSV孔洞内部分厚度的上述导电材料时，去除的部分厚度为10-100nm。
7.根据权利要求1所述的方法，其特征在于，所述连接区域沟槽暴露出所述TSV孔洞内的导电材料，以使所述连接部件与所述TSV孔洞内的导电材料形成直接接触。
8.根据权利要求1所述的方法，其特征在于，所述产品晶圆具有TSV，所述产品晶圆的TSV的尺寸大于所述TSV模板晶圆中所述TSV孔洞的尺寸。
9.根据权利要求8所述的方法，其特征在于，所述产品晶圆的TSV与该TSV模板晶圆中的所述连接部件和所述TSV孔洞内的导电材料形成电连接，以使该TSV模板晶圆的正面和背面的产品晶圆形成互连。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410748850.XA CN105742196B (zh) | 2014-12-09 | 2014-12-09 | 半导体器件制造方法 |
| US14/943,706 US9412657B2 (en) | 2014-12-09 | 2015-11-17 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410748850.XA CN105742196B (zh) | 2014-12-09 | 2014-12-09 | 半导体器件制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105742196A CN105742196A (zh) | 2016-07-06 |
| CN105742196B true CN105742196B (zh) | 2018-07-27 |
Family
ID=56094974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410748850.XA Active CN105742196B (zh) | 2014-12-09 | 2014-12-09 | 半导体器件制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9412657B2 (zh) |
| CN (1) | CN105742196B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN111293078B (zh) * | 2020-03-17 | 2022-05-27 | 浙江大学 | 一种转接板正反两面空腔嵌入芯片的方法 |
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| CN102496579A (zh) * | 2011-12-19 | 2012-06-13 | 中国科学院微电子研究所 | 一种在转接板上实现电绝缘的方法 |
| CN103718289A (zh) * | 2011-07-27 | 2014-04-09 | 美光科技公司 | 半导体裸片组合件、包含所述半导体裸片组合件的半导体装置及制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7199449B2 (en) * | 2004-08-24 | 2007-04-03 | Micron Technology, Inc. | Wafer backside removal to complete through-holes and provide wafer singulation during the formation of a semiconductor device |
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| US9793243B2 (en) * | 2014-08-13 | 2017-10-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Buffer layer(s) on a stacked structure having a via |
-
2014
- 2014-12-09 CN CN201410748850.XA patent/CN105742196B/zh active Active
-
2015
- 2015-11-17 US US14/943,706 patent/US9412657B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN105742196A (zh) | 2016-07-06 |
| US9412657B2 (en) | 2016-08-09 |
| US20160163592A1 (en) | 2016-06-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |