CN105731354A - 用于mems传感器器件的晶片级封装及对应制造工艺 - Google Patents
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Abstract
一种MEMS器件(29),具有晶片级封装(28),包括:第一裸片(3)和第二裸片(4)的堆叠,限定了在封装(28)内部的至少第一内表面(4a,3a)并且承载了至少一电接触焊盘(13),以及在封装(28)外部并且限定了封装(28)的第一外侧面(28b)的至少第一外表面(4b);以及模塑聚合物(16),至少部分地涂覆了第一裸片(3)和第二裸片(4)的堆叠并且具有限定了与第一外侧面(28b)相对的、封装(28)的第二外侧面(28b)的正表面(16a)。MEMS器件(29)进一步包括:至少一垂直连接结构(30),在第一内表面(4a,3a)处从接触焊盘(13)朝向模塑化合物(16)的正表面(16a)延伸;以及至少一外连接元件(32),电耦合至垂直连接结构(30)并在封装的第二外面(28a)处暴露至封装(28)的外侧。
Description
技术领域
本发明涉及一种用于MEMS传感器器件的晶片级封装和对应制造工艺。
背景技术
如已知的那样,用于诸如加速度计、陀螺仪、磁力计、压力或力传感器的MEMS传感器器件的当前封装遵循将芯片附接至衬底、引线键合并封装的标准工艺流程。
图1示出了具有LGA(岛状栅格阵列)封装2的示例性MEMS传感器器件1。
MEMS传感器器件1包括第一裸片3,包括例如硅的半导体材料并且包括结构层3’和有源层3”,其中集成了微机械感测结构S、示意性示出并且包括例如悬挂在空腔之上的隔膜、惯性质量块、弹性元件和/或其他微机械感测部件。
第一裸片3具有由有源层3”限定、在此处形成微机械感测结构S的正面3a,以及由结构层3’限定、相对于垂直方向z与正面3a相对的背表面3b(第一裸片3具有在正交于垂直方向z的水平面xy中的主延伸部)。第一裸片3也可以集成其他机械或电子部件,取决于应用。
MEMS传感器器件1也包括第二裸片4,包括例如硅的半导体材料,并且包括相应结构层4’和相应有源层4”,其中集成了电子电路A(所谓AISC-专用集成电路)、示意性示出并且可操作地耦合至微机械感测结构S,例如以处理响应于检测到量(诸如线或角加速度、压力或力)而产生的电信号并且以在封装2的外侧提供已处理输出信号。
第二裸片4具有由有源层4”限定的、在此处形成了ASIC电路A的相应正面4a,以及由结构层4’限定、相对于垂直方向z与正面4a相对的背表面4b。
第一和第二裸片3、4沿垂直方向z堆叠,也即第一裸片3布置在第二裸片4上,使得第一裸片的背表面3b附接至第二裸片4的背面4a,***了粘合层5(或多个粘合层,如图1所示)。
在示例中,第二裸片4具有大于第一裸片3对应水平延伸部的水平延伸部(在正交于垂直方向z的水平面xy中)。
第一和第二裸片3、4之间的电连接通过引线键合完成,采用电引线6将由第一裸片3的正面3a承载的第一焊盘7连接至由第二裸片4的正面4a承载的第二焊盘8(布置使得第二裸片4的相同正面4a并未被第一裸片3覆盖)。特别地,第一焊盘7电耦合至微机械感测结构S,而第二焊盘8电耦合至ASIC电路A。
MEMS传感器器件1进一步包括衬底9,例如由堆叠的导电层和介电层构成的多层结构,其用作封装2的基底和底外表面。
第一和第二裸片3、4的堆叠布置在衬底9上;特别地,第二裸片4的背表面4b经由另一粘合层11(或多个粘合层,如图1所示)附接至衬底9的正面9a。
其他电引线12将由第二裸片4的正面4a承载的第三焊盘13连接(并且电耦合至ASIC电路A)至由衬底9的正面9a承载的第四焊盘14(布置使得相同正面9a并未被第一和第二裸片3、4的堆叠覆盖)。
衬底9的背面9b面向封装2的外侧,并且承载了至外部装置的外部连接,例如用于焊接至其中集成了MEMS传感器器件1的电子设备(未示出)的外部印刷电路板(PCB)。特别地,衬底9的背面9b承载了电连接元件,在示例中为导电岛15的形式,并且穿过衬底9提供其他电连接15’(所谓TSV—穿硅通孔),用于将相同导电岛15连接至第四焊盘14。
其他已知技术方案可以设计使用球形或球体用于电连接至外部印刷电路板(PCB);这些封装已知为BGA球栅阵列封装。
MEMS传感器器件1此外包括例如为绝缘树脂材料的模塑化合物16,其覆盖并围绕了第一和第二裸片3、4的堆叠,并且此外覆盖了衬底9的正面9a(其中相同正面9a并未被第一和第二裸片3、4的堆叠覆盖)。电引线6、12嵌入在模塑化合物16内。
相同模塑化合物的正面限定了MEMS传感器器件1的封装2的顶部外表面。
该标准封装组件尽管在许多方面具有优点,但是遭受了一些缺点。
特别地,封装2具有可以与许多应用不兼容的尺寸(尤其是沿垂直方向z),其中尺寸是重要的设计参数,例如在便携式或可穿戴电子装置中。
此外,电引线6、12可以在模塑处理期间经受断裂,这导致所制造MEMS传感器器件1的故障。
为了解决这些问题,已经提出了一些技术方案,设计消除衬底9(所谓晶片级封装),或采用倒装芯片技术在第一和第二裸片3、4之间电连接,用于实现芯片接合以及电连接。
然而,尚未提出用于具有减小尺寸(例如沿垂直方向)以及期望机械和电性能的MEMS传感器器件的完全令人满意的封装技术方案。
特别地,仍然突出的重要问题是如何提供至封装外侧的电连接,例如用于焊接至外部印刷电路板,而并未求助于使用复杂和昂贵的制造工艺步骤。
发明内容
本发明的目的因此在于至少部分地克服之前突显的问题,并且特别是提供一种具有减小尺寸、采用减少成本的简单制造工艺、以及期望性能的封装技术方案。
根据本发明,因此提供了如所附权利要求中限定的一种MEMS传感器和对应的制造工艺。
附图说明
为了更好地理解本发明,参照附图纯借由非限定性示例的方式现在描述其优选实施例,其中:
-图1示出了具有LGA封装的已知MEMS传感器器件的示意性截面;
-图2a-图2d示出了根据本技术方案实施例的在制造工艺的后续步骤中具有晶片级封装的MEMS传感器器件的示意性截面;
-图3是在制造工艺结束处MEMS传感器器件的透视图;
-图4a-图4c示出了根据本技术方案另一实施例的在制造工艺后续步骤中MEMS传感器器件的示意性截面;
-图5a-图5c示出了根据本技术方案又一实施例的在制造工艺后续步骤中MEMS传感器器件的示意性截面;
-图6-图11在截面中示出了所制造MEMS传感器器件的可能变化;
-图12a-图12c示出了根据本技术方案的又一实施例的在制造工艺后续步骤中MEMS传感器器件的示意性截面;
-图13在截面中示出了所制造MEMS传感器器件的可能变化;
-图14a-图14c示出了根据本技术方案的又一实施例的在制造工艺后续步骤中MEMS传感器器件的示意性截面;
-图15在截面中示出了所制造MEMS传感器器件的可能变化;
-图16a-图16d示出了根据本技术方案的又一实施例的在制造工艺后续步骤中MEMS传感器器件的示意性截面;
-图17在截面中示出了所制造MEMS传感器器件的可能变化;
-图18a-图18c示出了根据本技术方案的又一实施例的在制造工艺后续步骤中MEMS传感器器件的示意性截面;以及
-图19在截面中示出了所制造MEMS传感器器件的可能变化。
具体实施方式
如以下说明书中详述,本技术方案的方面设计了半导体材料的第一裸片和第二裸片的晶片级封装,并未采用任何衬底作为封装的基底;在可能的实施例中,第一和第二裸片优选地采用倒装芯片连接而耦合,并未采用电引线进行任何键合。
特别地,垂直连接结构设计穿过至少部分地涂覆第一和第二裸片的堆叠的模塑化合物的厚度,直至到达模塑化合物的外表面。
此外,为了提供去往封装外侧的电连接,例如用于焊接至外部印刷电路板,例如形式为岛的外部电连接元件被设计在模塑化合物的外表面处,连接至垂直连接结构。
根据本技术方案的特别方面,外部电连接元件由附接可焊接材料制成,其附接至垂直连接结构和/或模塑化合物并且也提供了期望的可焊接特性。
现在将详述本技术方案的各个实施例,特别是设计了单种材料用于形成垂直连接结构和外部电连接元件,或者两种不同材料,第一材料用于垂直连接结构,以及不同的第二材料用于外部电连接元件。
现在首先参照图2a更详细讨论根据本技术方案的制造工艺的第一实施例,图2a示出了第一裸片3的配对(相同附图标记用于标注类似于结合图1所述的元件),其相互相邻附接在包括例如硅的半导体材料的相同晶片20上。然而,明显的是,在制造工艺的该阶段处,均集成了相应微机械结构S的多个第一裸片3附接至相同晶片20。
晶片20包括结构层20’和有源层20”,其集成大量ASIC电路A,一个ASIC电路用于一个第一裸片3。晶片20被设计为在制造工艺结束处锯切或划片单片化以便于形成大量MEMS器件,每个MEMS器件具有耦合至相应第一裸片3的相应第二裸片4(如以下所示)。
特别地,每个第一裸片3经由倒装芯片技术附接至晶片20,也即第一裸片3的正面3a面向晶片20的相应正表面20a,其限定了有源层20”并且在此处集成ASIC电路A。
因此,例如形式为导电凸块22的电连接元件将由第一裸片3的正表面3a承载的第一焊盘7机械并电耦合至由晶片20的正表面20a承载的第二焊盘8(如图2a和以下附图所示,例如为钝化层的层可以存在于第一裸片3的正表面3a处,此处第一焊盘7不存在)。导电凸块22嵌入在粘合层5内,在该情形中其***在第一裸片的正表面3a与晶片20的正表面20之间。
因此并未设计电引线用于在集成于第一裸片3内的微机械结构S与集成于晶片20内的相应ASIC电路A之间的电连接。
晶片20的正表面20a此外承载了第三焊盘13,电耦合至ASIC电路A并且被设计用于电连接至封装的外侧,以便于提供已处理的输出信号;模塑化合物16涂覆晶片20的正表面20a,此处并未被第一裸片3覆盖。
在该实施例中,模塑化合物16并非覆盖由相应结构层3’限定的相同第一裸片3的背表面3b,而是与其齐平,以使得相同背表面3b被设计用于与模塑化合物16的正表面16a一起限定了封装的第一外表面。类似地,由相应结构层20’限定的晶片20的背面限定沿着垂直方向z与第一外表面相对的封装的第二外表面。
如图2b中所示,制造工艺的后续步骤设计形成盲孔24,针对模塑化合物16的整个厚度从其正表面16a延伸至晶片的正表面20a,从而暴露了第三焊盘13。
特别地,在该实施例中,每个盲孔24暴露了相邻第三焊盘13的配对(每一个电耦合至相应ASIC电路A,被集成在晶片20内,并且耦合至相应第一裸片3)。划片线25单片化了每个配对中两个相邻第三焊盘13,晶片20被设计为在划片线25处被锯切以限定第二裸片4。
盲孔24可以经由激光移除材料(例如激光钻孔)或其他技术而形成,诸如通过合适的掩模层的刻蚀技术。
然后,如图2c中所示,导电材料26形成进盲孔24中,例如经由分配工艺(所谓“注射”),具有合适的步骤以促使材料进入孔洞中的印刷工艺,或者任何其他合适的技术。导电材料26填充盲孔24,因此形成穿过模塑化合物16的填充通孔,其在该实施例中从相同模塑化合物16的正表面16a凹陷。
如图2d中所示的制造工艺的后续步骤被设计为在划片线25处锯切晶片20(所谓单片化),以便于限定第二裸片4,并且在相同第二裸片4的每个裸片上堆叠相应第一裸片3。
此外,相同锯切操作限定MEMS器件29的多个晶片级封装28。
特别地,在该实施例中,相同导电材料26在每个盲孔24内限定了穿过模塑化合物16的垂直电连接结构30,以及额外地形式为岛的外部电连接元件32在该情形中从相同模塑化合物16的正表面16a凹陷,可外部接入至晶片级封装28以便于实现朝向第二裸片4(和/或第一裸片3)的电连接。
图3示出了具有晶片级封装28的单片化得到的MEMS器件29,其中相同晶片级封装28的外表面28a由第一裸片3的背表面3b与模塑化合物16的正表面16a一起限定(外部电连接元件32可从相同外面28a接入,由此凹陷);并且由第二裸片4的背表面4b限定晶片级封装28的另一外面28b。
此外,在该实施例中,在由模塑化合物16和第二裸片4另外一起限定的其侧表面28c处,垂直连接结构30暴露至晶片级封装28的外侧。
更详细地,根据本技术方案的方面,导电材料26是粘合可焊接材料,具有以下一个或多个特性:用于模塑化合物16的材料(例如树脂)的期望粘合性;期望的可焊接性,例如用于连接至集成了MEMS器件29的电子设备的外部印刷电路板(在此未示出);期望的可靠性特性,例如甚至随着温度改变(在该情形中,材料需要具有低湿气吸附性并且与相同模塑化合物16的材料兼容的膨胀系数);以及低粘性,以便于能够在制造工艺期间在盲孔24内流动,可能不具有空气残留,因此降低了空洞形成(以及结果降低了电连接特性)的风险。取决于特定的应用,导电材料26可以需要具有其他特性;例如,诸如固化后体积损失的方面可以是相关的。
现在参照图4a-图4c描述本技术方案的另一实施例。
特别地,该实施例不同于参照图2a-图2d所述的实施例的之处在于,图4a中所示每个盲孔24被设计为暴露单个第三焊盘13(替代于相邻第三焊盘13的配对);换言之,单独的盲孔24形成在每个第三焊盘13之上。
因此,在制造工艺的结束处,如图4c中所示,由于仍然存在与第二裸片4完全限定了晶片级封装28的侧表面28c的模塑化合物16,因此垂直连接结构30在该情形中并未暴露至晶片级封装28的外侧。
实际上,在该情形中,如相同附图4c中所示,在划片线25处穿过布置在相邻盲孔24之间的模塑化合物16执行锯切。
图5a-图5c涉及本技术方案的另外其他实施例,其不同于之前所述实施例之处在于:盲孔24并不具有穿过模塑化合物16整个厚度的相同直径(或宽度)。
如图5a中所示,每个盲孔24包括:第一部分24a,从晶片20的正表面20a延伸(并且在该情形中暴露了单个第三焊盘13),具有第一宽度w1;以及第二部分24b,流体地耦合至第一部分24a并且向上延伸至模塑化合物16的正表面16a,具有大于第一宽度w1的第二宽度w2。
如对于本领域技术人员明显的那样,在该情形中盲孔24由不同形成步骤而得到,例如由两步钻孔工艺或刻蚀工艺。
在给定了得到晶片级封装28的相同整体尺寸下,该技术方案可以允许更好地容纳更大的附接至晶片20的正表面20a的第一裸片3。
在该情形中,如图5b和图5c所示,在采用导电材料26填充盲孔24之后,外部电连接元件32具有对应的第二宽度w2,大于垂直连接结构30的第一宽度w1。
图6-图8示出了分别相对于图2d、图4c和图5c实施例得到的晶片级封装28的第一变形例,其中作为从模塑化合物16的正表面16a凹陷的替代,外部电连接元件32从相同正表面16a浮凸(该变形例由对盲孔24的不同填充而得到)。换言之,相对于垂直方向z,外部电连接元件32相对于正表面16a立于更高的水平处。
图9-图11示出了晶片级封装28的第二变形例,其中外部电连接元件32同样相对于模塑化合物16的正表面16a浮凸;此外,在该情形中,相同外部电连接元件32具有标注为w3的不同的宽度,其大于垂直连接结构30的下层部分30’在图9和图10技术方案中具有的宽度w1以及在图11技术方案中的宽度w2(参见之前讨论)。
如图12a-12c所示,本技术方案的另外其他实施例可以设计使用两种不同材料形成垂直连接结构30和外部连接元件32。
特别地,在形成盲孔24之后,如图12a中所示(在该示例中,一种用于每个第三焊盘13),采用图12b中标注为26a的第一导电材料(例如导电金属、导电树脂、第一导电粘合材料、或电镀材料)填充相同盲孔24,以便于形成垂直连接结构30。
如图12b中所示,填充可以与模塑化合物16的正表面16a(如图12b右侧结构所示)齐平,或者替代地第一导电材料26a可以从相同正表面16a凹陷(如相同附图12b中左侧结构所示)。
然后,如图12c中所示(示出了在晶片单片化之后得到的MEMS器件29),使用在此标注为26b的不同的第二导电材料形成外部连接元件32,作为在之前形成的垂直连接结构30上的岛。
如前所述,第二导电材料26b是粘合性可焊接材料,具有之前所述的电和机械特性。
此外,外部连接元件32可以如图12c所示具有与下层垂直连接结构30相同的宽度w1,或者如图13所示具有更大的宽度。
现在首先参照图14a讨论本技术方案的另外其他实施例,设计再次使用两种不同导电材料26a、26b用于分别形成垂直连接结构30和外部连接元件32,以及此外用于形成相同垂直连接结构30的备选技术方案。
详细地,如相同的图14a中所示,在第一裸片3已经附接至晶片20的正表面20a之后,但是在模塑化合物16形成之前,垂直连接结构30形成为沿着垂直方向z延伸,从相同晶片20的正表面20a开始,并且特别地均耦合至相应第三焊盘13。
垂直连接结构30的形成可以设计用于制造垂直引线的已知步骤(例如如专利申请US8,772,151中所述,或者采用任何其他已知技术),或者垂直地堆叠由第一导电材料26a制成的大量导电凸块或焊盘或其他导电元件的步骤。
图14a示意性示出了从各个可能制造步骤得到的垂直连接结构30。
然后,如图14b中所示,形成了模塑化合物16,包围和涂覆之前形成的垂直连接结构30,并且覆盖晶片20的正表面20a,以及在该情形中也覆盖第一裸片3的背表面3b。
特别地,制造工艺可以设计覆盖垂直连接结构30的顶部30’,其随后经由在模塑化合物16的正表面16a处执行的研磨步骤(或者用于移除材料的其他步骤)而暴露,或者在模塑化合物16的模塑期间使得垂直连接结构30的顶部30’直接暴露。在两种情形中,在制造步骤结束处,垂直连接结构30的顶部30’可在模塑化合物16的正表面16a处可接入。
然后,图14c(其已经示出了单片化后的MEMS器件29),形成了外部连接元件32,耦合至下层的垂直连接结构30,如前详细所述。
特别地,外部连接元件32在该示例中由第二导电材料26b、粘合性可焊接材料制成,并且可以如相同图14c中所示与模塑化合物16的正表面16a齐平,或者如图15中所示相对于相同正表面16a而替代地浮凸。
现在讨论本技术方案的另外其他实施例,从附图16a开始,其示出了附接在晶片20的正表面20a上的相邻第一裸片3的配对,在该情形中第一裸片3的背表面3b面向晶片20的顶表面20a;模塑化合物16在该情形中涂覆并且完全覆盖相同第一裸片3的正面3a。
此外,采用电引线(示意性示出)在由第一裸片3的正面3a承载的第一焊盘7至由晶片20的正表面20a承载的第二焊盘8之间形成了电连接35(以便于将感测结构S电耦合至电子电路A);其他电引线35连接了第三焊盘13(设计用于电耦合至封装的外侧),在该情形中也由第一裸片3的正面3a所承载,以及第四焊盘14由晶片20的正表面20a承载。
如图16b中所示,制造工艺的后续步骤再次设计形成穿过模塑化合物16的厚度的盲孔24,然而从第一裸片3的正面3a(在该情形中是相同的第一裸片3与下层晶片20的堆叠的顶表面)开始,向上直至模塑化合物16的正表面16a。盲孔24因此暴露了布置在第一裸片3的正面3a上的第三焊盘13。
随后,如图16c所示,再次采用第一导电材料26a填充盲孔24以便于形成垂直连接结构30,其可以与正表面16a齐平或者从此凹陷,并且连接至第三焊盘13。
接着,如图16d所示(并且在图17的变形例中),外部电连接元件32形成在模塑化合物16的正表面16a处,可从得到MEMS器件29的封装28的外侧接入。
在该情形中,采用形成了垂直连接结构30的第一导电材料26a填充盲孔24,而采用不同的第二导电材料26b形成外部电连接元件32(特别地,粘合性可焊接材料);然而,也在该情形中,可以设计使用单种导电材料26以及粘合性可焊接材料,如前详细所述。此外,如图17中所示,也在该情形中,外部电连接元件32可以具有比垂直连接结构30的宽度W1不同的宽度W3。
如图18a开始所示,本技术方案的又一实施例设计了形成垂直连接结构30,再次从第一裸片3的正面3a开始(在该情形中也为相同第一裸片3与下层晶片20的堆叠的顶表面),但是在该情形中在模塑化合物16模塑之前。
如前所述,垂直连接结构30可以形成为垂直引线,或者堆叠导电凸块或焊盘,或使用不同的已知制造步骤。
如图18b中所示,随后形成模塑化合物16,涂覆并覆盖了第一裸片3,以及此外之前形成的垂直连接结构30,留下了其顶部30’暴露或者覆盖(在后者情形中,需要研磨或类似处理步骤以暴露相同顶部30’)。
然后,在模塑化合物16的正表面16a处形成外部电连接元件32,连接至下层的垂直连接结构30,与正表面16a齐平(如图18c中所示),或者布置在相同正表面16a之上(如图19中所示),并且也可能具有不同的、比下层垂直连接结构30更大的宽度W3(如图18c和图19中所示)。
从之前说明书明确了所述技术方案的优点。
在任何情形中,再次强调,允许控制得到的装置封装的尺寸,特别是减小厚度或者其垂直尺寸,与此同时为外部电连接提供了可靠和简单的技术方案。
整体的,相对于已知技术方案减小了制造工艺的成本和复杂性。
此外,得到的结构是机械强健的并且允许实现期望的电特性。
以上优点允许使用所提出的MEMS器件29,甚至当需要满足关于占据空间的严厉设计需求时,在面积和厚度方面,例如在便携式或移动电子装置中,诸如例如便携式计算机、膝上型计算机、笔记本计算机(包括超薄笔记本)、PAD、平板电脑、平板手机、智能电话或可穿戴装置。
最终,明显的是,可以对在此所述和所示的做出修改和改变,并未由此脱离如所附权利要求中限定的本发明的范围。
特别地,强调的是,各种不同材料可以用于形成所述MEMS器件29,特别是用于形成垂直连接结构30和外部电连接元件32,取决于应用和具体设计需求。
通常,垂直连接结构30可以是以下之一:单块柱体;垂直引线;导电元件的堆叠,再次根据具体设计需求(例如采用单块柱体填充盲孔24将导致形成空洞和缺陷,而导电元件的堆叠可以具有较小的机械阻抗)。
Claims (16)
1.一种MEMS器件(29),具有晶片级封装(28),包括:第一裸片(3)和第二裸片(4)的堆叠,限定在所述封装(28)内并且至少承载电接触焊盘(13)的至少第一内表面(4a,3a)以及在所述封装(28)外并且限定所述封装(28)的第一外面(28b)的至少第一外表面(4b);以及模塑化合物(16),至少部分地涂覆所述第一裸片(3)和所述第二裸片(4)的所述堆叠并且具有限定所述封装(28)的与所述第一外面(28b)相对的第二外面(28a)的至少一部分的正表面(16a),
其中所述MEMS器件(29)进一步包括:至少垂直连接结构(30),从在所述第一内表面(4a,3a)处的所述接触焊盘(13)朝向所述模塑化合物(16)的所述正表面(16a)延伸;以及至少外连接元件(32),在所述模塑化合物(16)的正表面(16a)处电耦合至所述垂直连接结构(30),并且在所述封装(28)的所述第二外面(28a)处暴露至所述封装(28)的外侧。
2.根据权利要求1所述的器件,其中,所述外连接元件(32)由粘合性可焊接材料(26,26b)制成。
3.根据权利要求2所述的器件,其中,所述垂直连接结构(30)由所述外连接元件(32)的相同粘合性可焊接材料(26)制成。
4.根据权利要求2所述的器件,其中,所述垂直连接结构(30)由导电材料(26a)制成,所述导电材料(26a)不同于所述外连接元件(32)的粘合性可焊接材料(26b)。
5.根据之前权利要求中任一项所述的器件,其中,所述第二裸片(4)具有限定所述第一内表面(4a)的正表面以及限定所述第一外表面(4b)的背表面,所述第一裸片(3)在其正表面处附接在所述第二裸片(4)上;以及其中所述垂直连接结构(30)从所述第二裸片(4)的所述正表面向上延伸至所述模塑化合物(16)的所述正表面(16a)。
6.根据权利要求5所述的器件,其中,所述垂直连接结构(30)在所述封装的侧向侧面(28c)处暴露至所述封装(28)的外侧。
7.根据权利要求1-4中任一项所述的器件,其中,所述第一裸片(3)具有附接在所述第二裸片(4)上的背表面(3b)以及限定所述第一内表面(3a)的正表面;以及其中所述垂直连接结构(30)从所述第一裸片(3)的正表面向上延伸至所述模塑化合物(16)的正表面(16a)。
8.根据之前权利要求中任一项所述的器件,其中,所述垂直连接结构(30)在所述模塑化合物(16)的所述正表面(16a)处具有第一宽度(W1,W2);并且所述外连接元件(32)具有大于所述第一宽度(W1,W2)的所述第二宽度(W3)。
9.根据之前权利要求中任一项所述的器件,其中,所述第一裸片(3)集成所述MEMS器件(29)的微机械感测结构(S),并且所述第二裸片(4)集成所述MEMS器件(29)的电子电路(A),所述电子电路(A)可操作地耦合至所述微机械感测结构(S)并且在所述电接触焊盘(13)处提供已处理的输出信号。
10.根据之前权利要求中任一项所述的器件,其中,所述垂直连接结构(30)是以下项之一:单片柱体;垂直引线;导电元件的堆叠。
11.一种用于制造具有晶片级封装(28)的MEMS器件(29)的方法,包括:
提供第一裸片(3)和第二裸片(4)的堆叠,限定被设计成在所述封装(28)内并且承载至少电接触焊盘(13)的至少第一内表面(4a,3a)以及被设计成在所述封装(28)外并且限定所述封装(28)的第一外面(28b)的至少第一外表面(4b);
形成模塑化合物(16),至少部分地涂覆所述第一裸片(3)和所述第二裸片(4)的所述堆叠,并且具有限定所述封装(28)的与所述第一外面(28b)相对的第二外面(28a)中的至少一部分的正表面(16a),
其中所述方法进一步包括形成以下项:至少垂直连接结构(30),从在所述第一内表面(4a,3a)处的所述接触焊盘(13)延伸;以及至少外连接元件(32),布置在所述模塑化合物(16)的所述正表面(16a)处并电耦合至所述垂直连接结构(30),在所述封装(28)的第二外面(28a)处暴露至所述封装(28)的外侧。
12.根据权利要求11所述的方法,其中,形成至少外连接元件(32)包括形成粘合性可焊接材料(26b)的外连接元件(32)。
13.根据权利要求11或12所述的方法,其中,形成至少垂直连接结构(30)包括:至少形成穿过所述模塑化合物(16)的孔洞(24);以及采用第一导电材料(26,26a)填充所述孔洞(24)。
14.根据权利要求11或12所述的方法,其中,形成至少垂直连接结构(30)包括:在所述第一内表面(4a,3a)上形成垂直引线或者导电元件的堆叠;以及其中形成模塑化合物(16)的步骤在形成所述垂直连接结构(30)的步骤之后执行。
15.根据权利要求11-14中任一项所述的方法,其中,所述第二裸片(4)具有限定所述第一内表面(4a)的正表面和限定所述第一外表面(4b)的背表面,所述第一裸片(3)在其正表面处附接在所述第二裸片(4)上;以及其中形成所述垂直连接结构(30)包括,形成从所述第二裸片(4)的所述正表面(4a)向上延伸至所述模塑化合物(16)的所述正表面(16a)的所述垂直连接结构(30)。
16.根据权利要求11-14中任一项所述的方法,其中,所述第一裸片(3)具有附接在所述第二裸片(4)上的背表面(3b)以及限定所述第一内表面(3a)的正表面;以及其中形成所述垂直连接结构(30)包括形成从所述第一裸片(3)的正表面向上延伸至所述模塑化合物(16)的所述正表面(16a)的所述垂直连接结构(30)。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910613944.9A CN110329983A (zh) | 2014-12-24 | 2015-09-25 | 用于mems传感器器件的晶片级封装及对应制造工艺 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
ITTO20141107 | 2014-12-24 | ||
ITTO2014A001107 | 2014-12-24 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910613944.9A Division CN110329983A (zh) | 2014-12-24 | 2015-09-25 | 用于mems传感器器件的晶片级封装及对应制造工艺 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN105731354A true CN105731354A (zh) | 2016-07-06 |
CN105731354B CN105731354B (zh) | 2019-08-02 |
Family
ID=52633501
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201520754632.7U Withdrawn - After Issue CN205257992U (zh) | 2014-12-24 | 2015-09-25 | Mems器件 |
CN201510624967.1A Active CN105731354B (zh) | 2014-12-24 | 2015-09-25 | 用于mems传感器器件的晶片级封装及对应制造工艺 |
CN201910613944.9A Pending CN110329983A (zh) | 2014-12-24 | 2015-09-25 | 用于mems传感器器件的晶片级封装及对应制造工艺 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201520754632.7U Withdrawn - After Issue CN205257992U (zh) | 2014-12-24 | 2015-09-25 | Mems器件 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910613944.9A Pending CN110329983A (zh) | 2014-12-24 | 2015-09-25 | 用于mems传感器器件的晶片级封装及对应制造工艺 |
Country Status (2)
Country | Link |
---|---|
US (3) | US9802813B2 (zh) |
CN (3) | CN205257992U (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111348613A (zh) * | 2018-12-21 | 2020-06-30 | 中芯集成电路(宁波)有限公司 | 封装方法及封装结构 |
CN113683051A (zh) * | 2021-07-26 | 2021-11-23 | 长春理工大学 | 基于介电泳组装原理的大面积电子电路制造技术 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |