CN105721818A

CN105721818A - 一种信号转换方法及装置

Info

Publication number: CN105721818A
Application number: CN201610155894.0A
Authority: CN
Inventors: 朱亚凡; 许恩; 沈亚非
Original assignee: Wuhan Jingce Electronic Technology Co Ltd
Current assignee: Wuhan Jingce Electronic Technology Co Ltd
Priority date: 2016-03-18
Filing date: 2016-03-18
Publication date: 2016-06-29
Anticipated expiration: 2036-03-18
Also published as: CN105721818B

Abstract

本发明公开了一种信号转换方法及装置，通过对传统图像信号源输出的低分辨率和刷频的LVDS信号进行图像数据分割处理、场频倍增处理，生成适于V?BY?ONE显示模组点屏测试的信号；从而达到利用现有的图像信号源点亮4k、8k、10k分辨率的、各种不同显示Lane数和显示分屏方式的V?BY?ONE显示模组的目的；本发明提供的装置，可通过上层接口模块，接收外部配置，可适应不同分辨率的V?BY?ONE模组，并可适于各种传统图像信号源输入的LVDS图像信号，具有操作简便快捷的优点；另一方面，本发明可通过FPGA芯片来实现，技术方案灵活，而且实现成本较低，具有工作性能稳定的特点。

Description

一种信号转换方法及装置

技术领域

本发明属于信号处理技术领域，更具体地，涉及一种采用低分辨率图像信号源点亮超高分辨率V-BY-ONE显示模组的信号转换方法及装置。

背景技术

随着液晶显示技术的发展，超高清4K分辨率(3840×2160)的大尺寸显示设备(显示面积大于50英吋)已经普及，甚高清8K分辨率(7680×4320)的大尺寸显示设备也开始量产。为了达到超高分辨率的显示性能，确保使用的可靠性，并降低制造成本，这些显示设备模组多采用V-BY-ONE视频接口技术来接收图像信号。

对V-BY-ONE显示模组主要通过显示静态图像来进行检测。由于很多生产商都是从普通的全高清模组转向超高清模组生产，因此仍然有大量传统的LVDS图像信号源用于模组检测；这类LVDS图像信号源最高分辨率不超过1920×1080、场频为30Hz或60Hz，无法产生更高分辨率以及更高场频的图像信号；但正常点亮V-BY-ONE模组需要4k或8k分辨率、场频在100Hz、120Hz或240Hz，并具有高速信号传输率的图像信号；这超出传统图像信号源的LVDS数据传输率上限。为了继续利用这类图像信号源，降低V-BY-ONE模组的检测成本，需要一种能采用传统低分辨率图像信号源点亮超高分辨率V-BY-ONE显示模组的信号转换方法及装置。

发明内容

针对现有技术的以上缺陷或改进需求，本发明提供了一种信号转换方法及装置，其目的在于对图像信号源输出的LVDS信号进行图像数据分割处理、场频倍增处理，以生成适于V-BY-ONE显示模组点屏测试的信号。

为实现上述目的，按照本发明的一个方面，提供了一种信号转换方法，用于将低场频刷新率的LVDS图像转换成达到V-BY-ONE模组点屏标准的信号，包括如下步骤：

(1)根据LVDS图像产生方式参数和V-BY-ONE模组lane数，对各图像信号源各link的RGB图像信号进行组合，生成原始V-BY-ONE图像；并将该图像数据依次的轮流的分配到各个link上，生成并行的标准化的多link的V-BY-ONE图像数据，以及与之对应的V-BY-ONE lane时序，包括场同步信号VSync、行同步信号HSync、数据使能信号DE；

(2)根据V-BY-ONE模组lane数、V-BY-ONE模组分屏模式设置参数，对上述标准化的各V-BY-ONE图像数据和时序进行数据排列方式转换，获得V-BY-ONE数据格式的各lane数据，以及与各lane数据对应的时序；

该时序信号的特性参数，包括前肩、后肩、有效值以及脉宽均与上述各link的RGB信号时序保持同步；

(3)在上述与lane数据对应的时序的控制下，对各lane数据进行缓存以及同步处理，以确保点屏的各lane信号完全保持同步；

(4)在上述同步处理的同时，对各lane数据对应的时序信号进行检测，获取时序参数，包括像素时钟频率、行频/场频的前肩、后肩、有效值、脉宽；

(5)根据V-BY-ONE场频倍增设置参数，对上述时序参数以及V-BY-ONE的各lane数据对应的时序信号进行场频倍频处理，获得V-BY-ONE倍增时序和参数；

(6)根据V-BY-ONE信号输出参数，对同步处理后的lane数据及时序进行倍场频处理，并将倍场频处理后的各lane并行的V-BY-ONE数据转换成V-BY-ONE的lane传输信号；其中，LVDS图像产生方式参数、V-BY-ONE模组lane数参数、V-BY-ONE模组分屏模式设置参数、V-BY-ONE场频倍增设置参数和V-BY-ONE信号输出参数均根据上层配置获取。

优选地，上述信号转换方法，根据以下步骤获取各图像信号源各link的RGB图像信号：

(a)根据LVDS接收解调参数对各个图像信号源的每个link的LVDS图像信号进行接收解调，生成每个link的并行解调数据；

其中，LVDS接收解调参数包括：每个link的LVDS端接匹配阻抗值、接收均衡值、传输延迟调整参数、LVDS VESA、JEIDA解码设置、LVDS传输时钟模式；

(b)对上述各个link的并行解调数据进行缓存，使得输出的各个link数据均为图像行场同步的数据；

(c)根据LVDS图像产生方式参数，与RGB解码参数对上述图像行场同步的数据进行RGB解码，获得各图像信号源各link的RGB图像信号；其中，LVDS接收解调参数和RGB解码参数均根据上层配置获取。

优选地，上述信号转换方法，步骤(1)中，对不同显示Lane数的V-BY-ONE模组，其输出图像的link数不同，具体如下：

当被点屏的模组为4Lane V-BY-ONE模组时，则将原始V-BY-ONE图像数据放到单个link上输出，即输出单link数据；

当被点屏的模组为8Lane V-BY-ONE模组时，则将原始V-BY-ONE图像分配成双link数据；

若被点屏的模组为16lane V-BY-ONE模组，则将原始V-BY-ONE图像分配成四link数据；

若被点屏的模组为32lane V-BY-ONE模组，则将原始V-BY-ONE图像分配成八link数据。

优选地，步骤(3)具体如下：在时序信号控制下，将各lane数据信号先缓存若干行；缓存的同时，对输入的时序进行去抖动处理，提高其时序的严格性和稳定性；在新的一行起始时，在去抖后的时序信号控制下，将各lane数据同时输出，从而确保各路lane数据同步。

优选地，步骤(6)具体如下：

(6.1)对输入数据进行本地缓存；

(6.2)在一帧起始时，将缓存后的数据写入存储模块；

(6.3)当一帧中的该路lane数据全部存储完后，在V-BY-ONE倍增时序控制下在写入一帧lane数据的时间段内，以M倍于写速率的速度重复读取lane数据M次，并将读出的lane数据依次分配到各个lane上，形成并行lane数据；M次读出一帧lane数据，将其依次排列在lane0～lane n的数据信号上，实现输出场频的M倍频操作；其中，M＝4、8、16或32；

(6.4)当各个lane数据分配好后，对并行lane数据进行串化处理，将各lane并行的数据转换成V-BY-ONE的lane传输信号。

优选地，步骤(6.3)中，采用两个存储单元同时分别进行读数据与写数据的操作：当其中一个存储单元在写入某一帧lane数据的同时，另一个存储单元在读出上一帧的数据；两者以乒乓操作方式交替进行读写操作；由于存储单元写入与读出的总吞吐量相同两个存储单元可连续的进行各lane数据的倍场频操作，避免了因存储单元写满或读空问题所导致的数据丢失或操作停顿。

为实现本发明目的，按照本发明的另一个方面，提供了一种信号转换装置，包括LVDS信号输入接口，V-BY-ONE信号输出接口、上层软件控制信号输入接口；以及固化在一颗可编程逻辑器件上的V-BY-ONE图像恢复模块、V-BY-ONE各Lane图像数据产生模块、V-BY-ONE图像同步模块、V-BY-ONE图像时序计算模块、V-BY-ONE图像时序倍增模块和V-BY-ONE信号输出模块；其中，V-BY-ONE信号输出模块包括至少一个V-BY-ONE信号产生模块；

其中，可编程逻辑器件具有耦接上述LVDS信号输入接口的LVDS信号输入端子、耦接上述V-BY-ONE信号输出接口的V-BY-ONE信号输出端子、以及耦接上述上层软件控制信号输入接口的上层软件控制信号输入端子；

其中V-BY-ONE图像恢复模块、V-BY-ONE各Lane图像数据产生模块、V-BY-ONE图像同步模块、V-BY-ONE信号输出模块依次连接；

V-BY-ONE各Lane图像数据产生模块还与V-BY-ONEE图像时序计算模块和V-BY-ONE图像时序倍增模块连接；V-BY-ONE图像时序计算模块和V-BY-ONE图像时序倍增模块互相连接；V-BY-ONE图像时序倍增模块还与V-BY-ONE信号输出模块连接；

V-BY-ONE图像恢复模块根据LVDS图像产生方式参数和V-BY-ONE模组Lane数，对各图像信号源各link的RGB图像信号进行组合，恢复出原始V-BY-ONE图像，并将其分配成并行的标准化的多link的RGB信号，以及与之对应的V-BY-ONE图像Link时序信号(VSync、HSync、DE)；如对应的单link timing时序、双link timing时序、四link timing时序、八link timing时序；

V-BY-ONE各Lane图像数据产生模块根据V-BY-ONE模组lane数、V-BY-ONE模组分屏模式设置参数，对上述标准化的各个link RGB数据和时序进行数据排列方式转换，获得V-BY-ONE数据格式的各lane数据；以及与各lane数据对应的时序；

该时序信号的特性参数(如前肩、后肩、有效值、脉宽)均与上述各link的RGB信号时序保持同步；

V-BY-ONE图像同步模块在上述lane数据对应的时序控制下，对各lane数据进行缓存以及同步处理，以确保点屏的各lane信号能严格保持同步；

具体地，V-BY-ONE图像同步模块在时序信号控制下，将各lane数据信号先缓存若干行，同时，对输入的时序进行去抖动处理，提高其时序的严格性和稳定性；再在新的一行起始时，在去抖后的时序信号控制下，将各lane数据同时输出，从而确保各路lane数据同步；

在V-BY-ONE图像同步模块进行同步处理的同时，V-BY-ONE图像时序计算模块对来自V-BY-ONE各Lane图像数据产生模块的lane数据对应的时序信号进行检测，并获取时序参数，包括像素时钟频率、行频/场频的前肩、后肩、有效值、脉宽；

V-BY-ONE图像时序倍增模块根据V-BY-ONE场频倍增设置参数，对上述时序参数以及来自V-BY-ONE各Lane图像数据产生模块的V-BY-ONE的各lane数据对应的时序信号进行场频倍频处理，获得V-BY-ONE倍增时序和参数；

V-BY-ONE信号输出模块在V-BY-ONE信号输出参数的控制下，对同步处理后的lane数据及时序进行倍场频处理，并对各lane并行的数据进行串化处理，转换成V-BY-ONE传输信号。

优选的，上述信号转换装置，还包括上层接口模块、LVDS信号处理模块和LVDS图像产生模块；其中，LVDS信号处理模块、LVDS图像产生模块、V-BY-ONE图像恢复模块、V-BY-ONE各Lane图像数据产生模块、V-BY-ONE图像时序倍增模块和V-BY-ONE信号输出模块均与上层接口模块连接；

其中，上层接口模块用于根据上层配置生成各类参数，包括LVDS接收解调参数、RGB解码参数、LVDS图像产生方式参数、V-BY-ONE模组lane数、V-BY-ONE模组分屏模式设置参数、V-BY-ONE场频倍增设置参数以及V-BY-ONE信号输出参数；LVDS图像产生方式参数包括可连接的图像信号源数量，各图像信号源输入的图像的link数；

LVDS信号处理模块用于对各link的LVDS图像信号进行接收解调并缓存，生成图像行场同步的数据；LVDS图像产生模块用于对该图像行场同步的数据进行RGB解码，获得各图像信号源的各个link的RGB图像信号。

优选地，上述信号转换装置，其LVDS信号处理模块包括依次连接的LVDS信号接收模块和LVDS信号同步缓存模块；LVDS信号接收模块根据LVDS接收解调参数对从各图像信号源接入的各link的LVDS图像信号进行接收解调，生成每个link的并行解调数据；LVDS信号同步缓存模块对上述并行解调数据进行缓存。

优选的，上述信号转换装置，其V-BY-ONE信号产生模块包括图像数据缓存模块、图像数据读写控制模块、存储模块、V-BY-ONE图像场频倍增模块、V-BY-ONE信号输出模块；

其中，V-BY-ONE图像场频倍增模块通过图像数据读写控制模块与图像数据缓存模块连接；图像数据读写控制模块还与存储模块连接；

图像数据缓存模块根据接收的时序对接收到的各lane数据进行本地缓存；在一帧起始时，图像数据读写控制模块将缓存后的数据写入存储模块；当一帧中的该路lane数据全部写入到存储模块中时，V-BY-ONE图像场频倍增模块在V-BY-ONE倍增时序控制下，通过图像数据读写控制模块模块对存储模块进行读写控制，从中读出lane数据；V-BY-ONE信号输出模块根据V-BY-ONE信号输出参数，对各lane并行的数据进行串化处理，转换成V-BY-ONE传输信号。

优选地，上述存储模块包括并列的两个存储单元，分别为第一存储单元与第二存储单元；

第一存储单元与第二存储单元均用于存储缓存后的lane数据；在一帧起始时，图像数据读写控制模块将缓存后的数据写入第一存储单元中，当一帧中的该路lane数据全部写入到第一存储单元后，V-BY-ONE图像场频倍增模块从第一存储单元中读出lane数据；

图像数据读写控制模块控制两个存储单元分别的同时进行读与写数据操作：具体地，当一个存储单元在写入某一帧lane数据的同时，另一存储单元读出上一帧的数据；两个存储单元以乒乓操作方式交替进行读写操作；而V-BY-ONE图像场频倍增模块则按倍增时序和参数的控制，在写入一帧的时间段内，多次读出一帧的lane数据，将其依次排列在lane0～lane3的数据信号上；

由于存储单元的的写入与读出的总吞吐量相同，故图像数据读写控制模块和V-BY-ONE图像场频倍增模块能连续的进行各lane数据的倍场频操作，避免了因存储单元写满或读空所导致的数据丢失或操作停顿的问题。

总体而言，通过本发明所构思的以上技术方案与现有技术相比，能够取得下列有益效果：

(1)本发明提供的信号转换方法及装置，将传统图像信号源输出的低场频刷新率的无法正常点亮V-BY-ONE模组的LVDS数据，进行图像数据分割处理、图像场频倍增处理，以达到V-BY-ONE模组的点屏要求；实现了通过传统的图像信号源输出静态图像来点亮各种lane数与分屏类型的V-BY-ONE模组的目的，如4Lane模组、8Lane模组、16Lane模组、32Lane模组，二分屏模组、四分屏模组、八分屏模组、十六分屏模组；

(2)本发明提供的信号转换方法及装置，可根据图像信号源所能显示的最大图像分辨率，可将一幅V-BY-ONE模组图像分为不同部分，每个图像信号源同时输出各自部分的图像；即按照实际点屏分辨率，用一台或多台传统图像信号源共同输出所显示V-BY-ONE图像的某一部分图像信号；

(3)本发明提供的信号转换方法，其步骤(5)通过将数据信号变换成标准化的数据格式，便于后续V-BY-ONE lane数据和场频倍增处理，提高了V-BY-ONE数据实现的可靠性；并且消除了图像信号源的因素(包括图像信号源数量、每个图像信号源输出link数、图像信号源连接方式与传输编码方式)对后续信号处理的影响，使得后续处理可按照统一的处理方式进行，从而简化产品设计、提高输出数据性能；并且，由于V-BY-ONE图像数据量和数据传输速率远远高于传统LVDS图像，故采用标准化的多link数据的并行处理方式降低了数据处理速率，从而能易于应用，且可移植到不同电子器件上中实现，减少了实现成本，并确保实现的稳定性；

(4)本发明提供的信号转换方法及装置，通过上层接口模块，接收外部配置，可适应不同分辨率的V-BY-ONE模组，并可适于各种传统图像信号源输入的LVDS图像信号，具有操作简便快捷的优点；

(5)本发明提供的信号转换装置，可通过FPGA芯片来实现，技术方案灵活，而且实现成本较低，具有工作性能稳定的特点。

附图说明

图1是本发明实施例提供的信号转换装置的功能示意图；

图2是本发明实施例提供的信号转换装置的LVDS信号处理模块示意图；

图3是本发明实施例提供的信号转换装置的V-BY-ONE信号输出模块示意图；

图4是本发明实施例提供的信号转换装置的V-BY-ONE信号产生模块示意图；

图5是由4台图像信号源转换生成用于V-BY-ONE模组点屏测试信号的示意图；

图6是由16台图像信号源转换生成用于V-BY-ONE模组点屏测试信号的示意图。

在所有附图中，相同的附图标记用来表示相同的元件或结构，其中：1-上层接口模块、2-LVDS信号接收模块、3-LVDS信号同步缓存模块、4-LVDS图像产生模块、5-V-BY-ONE图像恢复模块、6-V-BY-ONE各Lane图像数据产生模块、7-V-BY-ONE图像同步模块、8-V-BY-ONE图像时序计算模块、9-V-BY-ONE图像时序倍增模块、10-V-BY-ONE信号输出模块、10-1-第一V-BY-ONE信号产生模块、10-2-第二V-BY-ONE信号产生模块、10-3-第三V-BY-ONE信号产生模块、10-4-第四V-BY-ONE信号产生模块、10-5-第五V-BY-ONE信号产生模块、10-6-第六V-BY-ONE信号产生模块、10-7-第七V-BY-ONE信号产生模块、10-8-第八V-BY-ONE信号产生模块、101-图像数据缓存模块、102-图像数据读写控制模块、103-存储模块、104-V-BY-ONE图像场频倍增模块、105-V-BY-ONE信号输出模块、103A-第一存储单元、103B第二存储单元。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

图1所示，是发明实施例提供的信号转换装置的功能示意图，包括固化在一颗可编程逻辑器件上的上层接口模块1、LVDS信号处理模块、LVDS图像产生模块4、V-BY-ONE图像恢复模块5、V-BY-ONE各Lane图像数据产生模块6、V-BY-ONE图像同步模块7、V-BY-ONE图像时序计算模块8、V-BY-ONE图像时序倍增模块9和V-BY-ONE信号输出模块10。

LVDS信号处理模块如图2所示意的，包括依次连接的LVDS信号接收模块2和LVDS信号同步缓存模块3；

本实施例中，V-BY-ONE信号输出模块10如图3所示意的，包括8个并列的V-BY-ONE信号产生模块；V-BY-ONE信号产生模块如图4所示意的，包括图像数据缓存模块101、图像数据读写控制模块102、存储模块103、V-BY-ONE图像场频倍增模块104、V-BY-ONE信号输出模块105；其中，V-BY-ONE图像场频倍增模块104通过图像数据读写控制模块102与图像数据缓存模块101连接；图像数据读写控制模块102还与存储模块103连接；其中，存储模块103包括包括两个存储单元，分别为第一存储单元103A与第二存储单元103B；实施例中，第一存储单元与第二存储单元均采用DDR。

采用本实施例提供的信号转换装置，实现采用低分辨率图像信号源点亮超高分辨率V-BY-ONE显示模组的信号转换方法，具体如下：

(1)据所显示的V-BY-ONE模组的分辨率与所用传统图像信号源的最高可产生图像的分辨率来确定要所需要采用的同图像信号源的数量；

当V-BY-ONE模组的为4k分辨率(3840×2160，场频120Hz)，而所用传统图像信号源所能产生图像信号的最高分辨率为1920×1080，场频30Hz；则需要4个这种图像信号源同时产生V-BY-ONE图像的不同区域的部分图像信号，如图5所示；若所采用的传统图像信号源最高能支持的分辨率为3840×2160，场频30Hz，则只用一台图像信号源即可；即本发明的装置及方法，所采用图像信号源的个数是可根据用户需求灵活配置的；

实施例中，所采用的图像信号源所能支持的分辨率达到1920×1080，场频30Hz；在4台图像信号源显示V-BY-ONE模组图像前，需要将图5所示的标准的4k分辨率的图片，裁剪成4幅1920×1080的图片；

若需要显示8k V-BY-ONE模组图像(7680×4320)，则需要16台这样的图像信号源以产生各自部分区域的模组图像，如图6所示；

各图像信号源以相同的LVDS设置参数(相同的LVDS link数、LVDS编码方式、传输速率)产生各自的LVDS图像信号送到LVDS信号接收模块2；

(2)根据上层配置生成上层控制信号，包括LVDS接收解调参数、RGB解码参数、LVDS图像产生方式参数、V-BY-ONE模组lane数参数、V-BY-ONE模组分屏模式设置参数、V-BY-ONE场频倍增设置参数以及V-BY-ONE信号输出参数；LVDS图像产生方式参数包括可连接的图像信号源数量，各图像信号源输入的图像的link数；

(3)LVDS信号接收模块2根据LVDS接收解调参数对各个图像信号源的每个link的LVDS图像信号进行接收解调，生成每个link的并行解调数据；

(4)LVDS信号同步缓存模块3对上述各个link的并行解调数据进行缓存，使得输出的各个link数据均为图像行场同步的数据；

(5)LVDS图像产生模块4根据LVDS图像产生方式参数，与RGB解码参数(6bit、8bit、10bit、12bit色阶设置)将同步后的LVDS link信号进行RGB解码，获得各图像信号源各link的RGB图像信号；

(6)V-BY-ONE图像恢复模块5根据LVDS图像产生方式参数和V-BY-ONE模组lane数，对各图像信号源各link的RGB数据进行组合，生成原始的V-BY-ONE图像；并将该图像数据依次的轮流的分配到各个link上，生成并行的标准的多link的V-BY-ONE图像数据，以及与之对应的V-BY-ONE lane时序，包括VSync、HSync、DE；

不同显示Lane数的V-BY-ONE模组，模块5分配输出V-BY-ONE图像的link数也不同；当被点屏的模组为4Lane V-BY-ONE模组时，模块5将全部V-BY-ONE图像数据放到单个link上输出，即为单link形式数据输出，由此可同时点亮8块4lane模组；

当被点屏的模组为8Lane V-BY-ONE模组时，模块5则将原始V-BY-ONE图像分配到2个link RGB信号输出，即双link形式数据输出，从而link1～link8为四对相同的双link数据，由此可同时点亮4块4lane模组；

当被点屏V-BY-ONE模组的每行图像数据为(1、2、3、……、3838、3839、3840)，则分配的双link数据形式如下所示：

Link1：(1、3、5、……、3835、3837、3839)

Link2：(2、4、6、……、3836、3838、3840)

当被点屏的模组为16lane V-BY-ONE模组，则模块5将原始V-BY-ONE图像分配成四link形式数据输入，如下所示：

Link1：(1、5、9、……、3829、3833、3837)

Link2：(2、6、10、……、3830、3834、3838)

Link3：(3、7、11、……、3831、3835、3839)

Link4：(4、8、12、……、3832、3836、3840)

当被点屏的模组为32lane V-BY-ONE模组，则模块5将原始V-BY-ONE图像分配成八link形式数据输入，如下所示：

Link1：(1、9、……、3825、3833)

Link2：(2、10、……、3826、3834)

Link3：(3、11、……、3827、3835)

Link4：(4、12、……、3828、3836)

Link5：(5、13、……、3829、3837)

Link6：(6、14、……、3830、3838)

Link7：(7、15、……、3831、3839)

Link8：(8、16、……、3832、3840)；

(7)V-BY-ONE各Lane图像数据产生模块6根据V-BY-ONE模组lane数、V-BY-ONE模组分屏模式设置参数，对上述标准化的各link RGB数据和时序进行数据排列方式转换，获得V-BY-ONE数据格式的各lane数据及时序；该模块6输出8路的混合4个lane的数据的信号，以及与各lane数据对应的时序；

上述数据转换能同步并行的无延迟的进行，对于不同的lane数类型、不同的分屏方式子类型的V-BY-ONE模组，V-BY-ONE各Lane图像数据产生模块6输出的lane数据信号形式如下：

当被点屏的模组为4Lane不分屏的4k分辨率模组时，模块6输出的lane数据信号形式(对应于输入端的单link数据形式)为：

lane数据1：(1、2、3、4、……、3837、3838、3839、3840)；

当被点屏的模组为4lane两分屏的4k分辨率模组时，模块6输出的lane数据信号形式(对应于输入端的单link数据形式)为：

lane数据1：(1、2、1921、1922、……、1919、1920、3839、3840)；

对于4lane模组，模块6可同时输出8路相同的lane数据1信号复制，可同时点亮8块4lane模组。

当被点屏的模组为8lane不分屏的4k分辨率模组时，模块6输出的lane数据信号形式(对应于输入端的双link数据形式)为：

lane数据1：

(1、2、3、4、9、10、11、12、……、3833、3834、3835、3836)；

lane数据2：

(5、6、7、8、13、14、15、16、……、3837、3838、3839、3840)；

当被点屏的模组为8lane两分屏的4k分辨率模组时，模块6输出的lane数据信号形式(对应于输入端的双link数据形式)为：

lane数据1：(1、2、3、4、……、1917、1918、1919、1920)；

lane数据2：(1921、1922、1923、1924、……、3837、3838、3839、3840)；

当被点屏的模组为8lane四分屏的4k分辨率模组时，模块6输出的lane数据信号形式(对应于输入端的双link数据形式)如下：

lane数据1：(1、2、961、962、3、4、963、964、……、959、960、1919、1920)；

lane数据2：

(1921、1922、2881、2882、1923、1924、2883、2884、……、2879、2880、3839、3840)；

对于在8lane模组，模块6可同时输出4路相同的lane数据1、2信号复制，即可同时点亮4块8lane模组。

当被点屏的模组为16lane八分屏的4k分辨率模组时，模块6输出的lane数据信号形式(对应于输入端的四link数据形式)为：

lane数据1：

(1、2、481、482、3、4、483、484、……、479、480、959、960)；

lane数据2：

(961、962、1441、1442、963、964、1443、1444、……、1439、1440、1919、1920)；

lane数据3：

(1921、1922、2401、2402、1923、1924、2403、2404、……、2399、2400、2879、2880)；

lane数据4：

(2881、2882、3361、3362、2883、2884、3363、3364、……、3359、3360、3839、3840)；

对于16lane模组，模块6可同时输出2路相同的lane数据1～4信号复制，可同时点亮2块16lane模组。

当被点屏的模组为32lane十六分屏的4k分辨率模组时，其模块6输出的lane数据信号形式(对应于输入端的八link数据形式)为：

lane数据1：

(1、2、241、242、3、4、243、244、……、237、238、437、438、239、240、479、480)；

lane数据2：

(481、482、721、722、483、484、723、724、……、717、718、957、958、719、720、959、960)；

lane数据3：

(961、962、1201、1202、963、964、1203、1204、……、1137、1138、1437、1438、1139、1200、1439、1440)；

lane数据4：

(1441、1442、1681、1682、1443、1444、1683、1684、……、1677、1678、1917、1918、1679、1680、1919 1920)；

lane数据5：

(1921、1922、2161、2162、1923、1924、2163、2164、……、2157、2158、2397、2398、2159、2160、2399、2400)；

lane数据6：

(2401、2402、2641、2642、2403、2404、2643、2644、……、2637、2638、2877、2878、2639、2640、2879、2880)；

lane数据7：

(2881、2882、3121、3122、2883、2884、3123、3124、……、3117、3118、3357、3358、3119、3120、3359、3360)；

lane数据8：

(3361、3362、3661、3662、3363、3364、3663、3664、……、3357、3358、3837、3838、3359、3360、3839、3840)；

对于32lane模组，模块6可同时输出1路的lane数据1～8信号复制，可同时点亮1块32lane模组。

如此将RGB数据排列到各路输出的Lane数据信号线上，使得每四个lane的数据依次交替的混合排列在每路数据信号上；对于其他的各种lane数和分屏模组的模组，以及对于8k或10k分辨率的模组，模块6排列和输出lane数据形式的操作原理与上诉相同。

(8)在上述与lane数据对应的时序的控制下，V-BY-ONE图像同步模块7对V-BY-ONE各Lane图像数据产生模块6输出的各路lane数据进行缓存以及同步处理，以确保点屏的各lane信号完全保持同步；

为了适应V-BY-ONE模组高分辨率、高场频、严格的图像时序的特性，导致模块6输出的lane数据信号较多，且每路图像的数据量很大，数据处理时钟速度很高，在具体的电子器件(FPGA、ASIC或高速PCB)上实现时，其各路输出的数据信号可能在该器件的不同区域上完成操作，由于器件内部工艺或外部工作环境的差异或变化，在不同区域完成的操作之间具有信号相位差异、时序差异、电气差异；

为确保后续模块可靠稳定的工作、确保点屏的各lane信号严格保持同步，通过模块7进行缓存和同步；模块7在输入时序信号控制下，将各路lane数据信号先缓存若干行，同时，对输入的时序进行去抖动处理，提高其时序的严格性和稳定性；再在新的一行起始时，在稳定处理后的时序信号控制下，将各路lane数据同时输出，从而确保了各路lane数据保持同步；

(9)在模块7进行上述同步处理的同时，V-BY-ONE图像时序计算模块8对各lane数据对应的时序信号进行检测，并获取时序参数，包括像素时钟频率、行频/场频的前肩、后肩、有效值、脉宽；

(10)V-BY-ONE图像时序倍增模块9根据V-BY-ONE场频倍增设置参数，对上述时序参数以及来自模块6的V-BY-ONE的各lane数据对应的时序信号进行场频倍频处理，获得V-BY-ONE倍增时序和参数；

譬如上层控制参数配置为4倍场频，外接的图像信号源为30Hz场频及其对应的像素时钟频率和时序参数，V-BY-ONE图像时序倍增模块9则输出120H的场频及其对应的像素时钟频率和时序参数；

(11)V-BY-ONE信号输出模块10根据V-BY-ONE信号输出参数，对同步处理后的lane数据及时序进行倍场频处理，并将倍场频处理后的各lane并行的V-BY-ONE数据转换成V-BY-ONE的lane传输信号；

每个模块10-1、2、3、……、n均对其中1路lane数据进行倍场频，具体如下：

模块101在输入的时序下对输入数据进行本地缓存，以确保数据能在模块10中做本地同步处理；之后在一帧起始时，缓存后的数据在输入的时序下送入模块102，模块102将其写入DDR存储模块103A中；当一帧中的该路lane数据全部写入到模块103A中时，模块104在V-BY-ONE倍增时序控制下通过模块102对103A、103B的DDR进行读写控制，从103A中读出lane数据；

模块102控制两个DDR存储模块分别的同时进行读和写数据操作，当某个DDR在写入某一帧lane数据时，同时另一DDR在读出上一帧的数据，两者以乒乓操作方式交替进行读写操作；而模块104则按倍增时序和参数的控制，在写入一帧时间内，多次读出一帧的lane数据，将其依次排列在lane0～lane3的数据信号上；实施例中，上层配置为4倍场频，则模块104则对DDR存储模块以4倍于写速率的读速率来读出lane数据再分配到各个lane上，如此操作4次，即实现了输出场频120Hz的4倍频操作；

由于DDR的写入和读出的总吞吐量相同，故模块102和104能连续的进行各lane数据的倍场频操作，不会出现因DDR写满或读空问题所出现数据丢失或操作停顿的问题；当模块104将各个lane数据分配好后则同时将各个lane数据输出到模块105，模块105根据上层配置的V-BY-ONE信号输出参数，如串化编码方式、预加重、驱动电流、输出bit位宽等，对各lane并行的数据进行V-BY-ONE的串化处理，转换成V-BY-ONE的lane传输信号。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

1.一种信号转换方法，其特征在于，包括如下步骤：

(1)对各图像信号源各link的RGB图像信号进行组合，生成原始V-BY-ONE图像数据；并将所述V-BY-ONE图像数据依次的轮流的分配到各个link上，生成并行的标准化的多link的V-BY-ONE图像数据，以及与之对应的V-BY-ONE lane时序；

(2)对所述标准化的各V-BY-ONE图像数据和时序进行数据排列方式转换，获得V-BY-ONE数据格式的各lane数据，以及与各lane数据对应的时序；

(3)在所述与lane数据对应的时序的控制下，对各lane数据进行缓存以及同步处理，以确保点屏的各lane信号保持同步；

(4)在上述同步处理的同时，对各lane数据对应的时序信号进行检测，获取时序参数；

(5)对所述时序参数以及V-BY-ONE的各lane数据对应的时序信号进行场频倍频处理，获得V-BY-ONE倍增时序和参数；

(6)对同步处理后的lane数据及时序进行倍场频处理，并将倍场频处理后的各lane并行的V-BY-ONE数据转换成V-BY-ONE的lane传输信号。

2.如权利要求1所述的信号转换方法，其特征在于，根据以下步骤获取各图像信号源各link的RGB图像信号：

(a)对各个图像信号源的每个link的LVDS图像信号进行解调，生成每个link的并行解调数据；

(b)对所述并行解调数据进行缓存，使得输出的各个link数据均为图像行场同步的数据；

(c)对所述图像行场同步的数据进行RGB解码，获得各图像信号源各link的RGB图像信号。

3.如权利要求1所述的信号转换方法，其特征在于，所述步骤(1)中，对不同显示Lane数的V-BY-ONE模组，其输出图像的link数不同，具体如下：

4.如权利要求1所述的信号转换方法，其特征在于，所述步骤(3)具体如下：在时序信号控制下，将各lane数据信号先缓存；缓存的同时，对输入的时序进行去抖动处理，提高其时序的严格性和稳定性；在新的一行起始时，在去抖后的时序信号控制下，将各lane数据同时输出。

5.如权利要求1所述的信号转换方法，其特征在于，所述步骤(6)具体如下：

(6.1)对输入数据进行本地缓存；

(6.2)在一帧起始时，将缓存后的数据写入存储模块；

6.如权利要求5所述的信号转换方法，其特征在于，所述步骤(6.3)中，采用两个存储单元同时分别进行读数据与写数据的操作：在其中一个存储单元写入某一帧lane数据的同时，另一个存储单元读出上一帧的数据；两者以乒乓操作方式交替进行读写操作。

7.一种信号转换装置，其特征在于，包括LVDS信号输入接口，V-BY-ONE信号输出接口、上层软件控制信号输入接口，以及固化在一颗可编程逻辑器件上的V-BY-ONE图像恢复模块(5)、V-BY-ONE各Lane图像数据产生模块(6)、V-BY-ONE图像同步模块(7)、V-BY-ONE图像时序计算模块(8)、V-BY-ONE图像时序倍增模块(9)和V-BY-ONE信号输出模块(10)；所述V-BY-ONE信号输出模块(10)包括至少一个V-BY-ONE信号产生模块；

所述可编程逻辑器件具有耦接所述LVDS信号输入接口的LVDS信号输入端子，耦接所述V-BY-ONE信号输出接口的V-BY-ONE信号输出端子，以及耦接所述上层软件控制信号输入接口的上层软件控制信号输入端子；

所述V-BY-ONE图像恢复模块(5)用于对各图像信号源各link的RGB图像信号进行恢复及再分配，生成并行的标准化的多link的V-BY-ONE图像数据，以及与之对应的V-BY-ONE lane时序；

所述V-BY-ONE各Lane图像数据产生模块(6)用于对所述标准化的各个link的数据和时序进行数据排列方式转换，获得V-BY-ONE数据格式的各lane数据，以及与各lane数据对应的时序；所述V-BY-ONE图像同步模块(7)用于对各lane数据进行缓存及同步；

所述V-BY-ONE图像时序计算模块(8)用于对所述缓存后的各lane数据对应的时序信号进行检测，获取时序参数；所述V-BY-ONE图像时序倍增模块根据用于对所述时序参数以及V-BY-ONE lane时序进行场频倍频处理，获得V-BY-ONE倍增时序和参数；

所述V-BY-ONE信号输出模块(10)用于对同步处理后的lane数据及时序进行倍场频处理，并对各lane并行的数据进行串化处理。

8.如权利要求7所述的信号转换装置，其特征在于，还包括上层接口模块(1)、LVDS信号处理模块和LVDS图像产生模块(4)；

所述上层接口模块(1)用于根据上层配置生成各类参数；所述LVDS信号处理模块用于对各link的LVDS图像信号进行接收解调并缓存，生成图像行场同步的数据；所述LVDS图像产生模块(4)用于对所述图像行场同步的数据进行RGB解码，获得各图像信号源的各个link的RGB图像信号。

9.如权利要求7或8所述的信号转换装置，其特征在于，所述V-BY-ONE信号产生模块包括图像数据缓存模块(101)、图像数据读写控制模块(102)、存储模块(103)、V-BY-ONE图像场频倍增模块(104)、V-BY-ONE信号输出模块(105)；

所述图像数据缓存模块(101)用于对接收到的各lane数据进行本地缓存；所述图像数据读写控制模块(102)用于将缓存后的数据写入存储模块(103)；所述V-BY-ONE图像场频倍增模块(104)用于通过图像数据读写控制模块(102)模块对存储模块(103)进行读写控制；所述V-BY-ONE信号输出模块(105)用于对各lane并行的数据进行串化处理。

10.如权利要求9所述的信号转换装置，其特征在于，所述存储模块(103)包括并列的第一存储单元(103A)与第二存储单元(103B)；所述第一存储单元(103A)与第二存储单元(103B)均用于存储缓存后的lane数据。