CN110570888A - 静态存储单元、阵列及器件 - Google Patents

静态存储单元、阵列及器件 Download PDF

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CN110570888A
CN110570888A CN201810577974.4A CN201810577974A CN110570888A CN 110570888 A CN110570888 A CN 110570888A CN 201810577974 A CN201810577974 A CN 201810577974A CN 110570888 A CN110570888 A CN 110570888A
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王楠
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Abstract

本发明提供了一种静态存储单元、阵列及器件，所述上拉晶体管组中具有呈对角线排布的两个上拉晶体管，所述下拉晶体管组位于所述上拉晶体管组的两侧，所述传输门晶体管组位于所述下拉晶体管组的外侧，所述下拉晶体管中的多个下拉晶体管的栅极呈一列排布，所述传输门晶体管组中的多个传输门晶体管的栅极呈一列排布，可以方便的区分所述下拉晶体管及所述传输门晶体管，实现单独选中并操作所述传输门晶体管，以对所述传输门晶体管的源极、漏极或者栅极进行特殊的操作(例如离子注入)，增加其读写的电流，进而增加静态存储单元的读写速度。

Description

静态存储单元、阵列及器件
技术领域
本发明涉及半导体制造领域，尤其涉及一种静态存储单元、阵列及器件。
背景技术
静态随机存储器(Static Random Access Memory，SRAM)作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于电脑、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。随着半导体工艺技术的不断发展，工艺节点逐渐减小，多栅器件得到了广泛的关注，鳍式场效应晶体管(FinFET)是一种常见的多栅器件，被广泛应用于SRAM存储器的晶体管中，其能够有效的提高SRAM存储器的性能。
现有的鳍式场效应晶体管的读写速度还有待提高。
发明内容
本发明的目的在于提供一种静态存储单元、阵列及器件，以提高现有的静态存储单元、阵列及器件的读写速度。
为了达到上述目的，本发明提供了一种静态存储单元，所述静态存储单元形成于一衬底上，所述静态存储单元包括上拉晶体管组、两个下拉晶体管组及两个传输门晶体管组；
所述上拉晶体管组包括两个上拉晶体管，两个所述上拉晶体管的栅极在所述衬底上呈对角线排布；所述下拉晶体管组包括多个下拉晶体管，多个所述下拉晶体管的栅极呈一列排布；所述传输门晶体管组包括多个传输门晶体管，多个所述传输门晶体管的栅极呈一列排布；
两个所述下拉晶体管组分别位于所述上拉晶体管组的外侧，两个所述传输门晶体管组分别位于两个所述下拉晶体管组的外侧。
可选的，所述下拉晶体管组中的下拉晶体管的数量与所述传输门晶体管组中的传输门晶体管的数量相同。
可选的，两个所述下拉晶体管组分别为第一下拉晶体管组和第二下拉晶体管组，两个所述传输门晶体管组分别为第一传输门晶体管组和第二传输门晶体管组，所述第一下拉晶体管组与所述第一传输门晶体管组相邻，所述第二下拉晶体管组与所述第二传输门晶体管组相邻。
可选的，所述衬底上形成有依次并排排列的第一鳍式结构、第二鳍式结构、第三鳍式结构、第四鳍式结构、第五鳍式结构及第六鳍式结构，所述上拉晶体管组中的两个上拉晶体管的栅极分别位于所述第三鳍式结构及所述第四鳍式结构上，所述第一下拉晶体管组和所述第二下拉晶体管组中的下拉晶体管的栅极分别位于所述第二鳍式结构和所述第五鳍式结构上，所述第一传输门晶体管组和所述第二传输门晶体管组中的传输门晶体管的栅极分别位于所述第一鳍式结构和所述第六鳍式结构上。
可选的，所述下拉晶体管组中的一个所述下拉晶体管的栅极与所述传输门晶体管组中的一个所述传输门晶体管的栅极呈一行排布，所述下拉晶体管组中的多个下拉晶体管的栅极与所述传输门晶体管组中的多个的传输门晶体管的栅极呈多行排布。
可选的，所述传输门晶体管组中的多个传输门晶体管的栅极相连后与一字线相连；所述传输门晶体管组中的多个传输门晶体管的源极相连后与一位线或一互补位线相连。
可选的，两个所述上拉晶体管为第一上拉晶体管及第二上拉晶体管，所述第一上拉晶体管与所述第一下拉晶体管组相邻，所述第二上拉晶体管与所述第二下拉晶体管组相邻。
可选的，所述第一下拉晶体管组中的多个下拉晶体管的栅极相连后与所述第一上拉晶体管的栅极相连；所述第二下拉晶体管组中的多个下拉晶体管的栅极相连后与所述第二上拉晶体管的栅极相连；所述第一下拉晶体管组及所述第二下拉晶体管组中的多个下拉晶体管的源极相连后与一地线相连。
可选的，所述第一上拉晶体管及所述第二上拉晶体管的源极相连后与一电源电压相连。
可选的，所述传输门晶体管组中的多个传输门晶体管的漏极均相连，所述下拉晶体管组中的多个下拉晶体管的漏极均相连，所述第一传输门晶体管组中的传输门晶体管的漏极与所述第一下拉晶体管组中的下拉晶体管的漏极及所述第一上拉晶体管的栅极相连，所述第二传输门晶体管组中的传输门晶体管的漏极与所述第二下拉晶体管组中的下拉晶体管的漏极及所述第二上拉晶体管的栅极相连。
可选的，述第一上拉晶体管的漏极与所述第一下拉晶体管组中的下拉晶体管的漏极相连，所述第二上拉晶体管的漏极与所述第二下拉晶体管组中的下拉晶体管的漏极相连。
可选的，所述上拉晶体管为PMOS场效应晶体管，所述下拉晶体管和所述传输门晶体管为NMOS场效应晶体管。
本发明还提供了一种静态存储阵列，所述静态存储阵列包括若干个所述静态闪存单元，相邻两个所述静态闪存单元呈镜像对称分布。
可选的，所述静态存储阵列还包括字线、位线、互补位线、电源电压及地线，每个所述静态闪存单元的传输门晶体管组中的多个传输门晶体管的栅极相连后与所述字线相连；每个所述静态闪存单元的传输门晶体管组中的多个传输门晶体管的源极相连后与所述位线或互补位线相连；每个所述静态闪存单元的上拉晶体管的源极相连后与所述电源电压相连；每个所述静态闪存单元的下拉晶体管组中的多个下拉晶体管的源极相连后与所述地线相连。
本发明还提供了一种静态存储器件，包括所述的静态存储阵列。
在本发明提供的静态存储单元、阵列及器件中，所述上拉晶体管组中具有呈对角线排布的两个上拉晶体管，所述下拉晶体管组位于所述上拉晶体管组的两侧，所述传输门晶体管组位于所述下拉晶体管组的外侧，所述下拉晶体管中的多个下拉晶体管的栅极呈一列排布，所述传输门晶体管组中的多个传输门晶体管的栅极呈一列排布，可以方便的区分所述下拉晶体管及所述传输门晶体管，实现单独选中并操作所述传输门晶体管，以对所述传输门晶体管的源极、漏极或者栅极进行特殊的操作(例如离子注入)，增加其读写的电流，进而增加静态存储单元的读写速度。
附图说明
图1为一种静态存储单元的分布示意图；
图2为一种静态存储单元的结构示意图；
图3为一种静态存储阵列的示意图；
图4为实施例提供的静态存储单元的分布示意图；
图5为实施例提供的静态存储单元的结构示意图；
图6为实施例提供的静态存储单元的又一结构示意图；
图7为实施例提供的静态存储阵列的示意图；
其中，PU-上拉晶体管，PD-下拉晶体管，PG-传输门晶体管，FIN-鳍式结构，M1-第一金属层，M2-第二金属层，M3-第三金属层，M4-第四金属层，M5-第五金属层，M6-第六金属层，M7-第七金属层，VDD-电源电压，VSS-地线，BL-位线，BLB-互补位线，WL-字线。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
参阅图1，其为一种6T静态存储单元的分布示意图，如图1所示，所述6T静态存储单元包括两个上拉晶体管PU、两个下拉晶体管PD及两个传输门晶体管PG，两个所述上拉晶体管PU呈对角线分布，两个所述下拉晶体管PD呈对角线分布，两个传输门晶体管PG也呈对角线分布，其中，两个上拉晶体管PU、两个下拉晶体管PD及两个传输门晶体管PG构成两组相同的结构，每组结构中均包括上拉晶体管PU、下拉晶体管PD及传输门晶体管PG，这两组结构呈中心对称。
请参阅图2，其为所述6T静态存储单元的结构示意图，如图2所示，每个所述传输门晶体管PG、上拉晶体管PU及下拉晶体管PD均位于一衬底上，所述衬底上形成有并排排列的多个鳍式结构FIN，所述传输门晶体管PG、上拉晶体管PU及下拉晶体管PD的栅极横跨在所述鳍式结构FIN上，每个晶体管的栅极两端的鳍式结构FIN上分别形成有源极和漏极，其中，所述传输门晶体管PG的栅极连接字线WL，源极连接位线BL(一个连接位线BL，一个连接互补位线BLB，所述位线BL与所述互补位线BLB互补)，所述上拉晶体管PU的栅极与相邻的所述下拉晶体管PD连接，所述上拉晶体管PU的源极连接到电源电压VDD，所述下拉晶体管PD的源极连接到地线VSS，每组结构中的上拉晶体管PU、下拉晶体管PD及传输门晶体管PG的漏极通过第一金属层M1连接，并且，所述上拉晶体管PU的栅极通过第二金属层M2与所述下拉晶体管PD及传输门晶体管PG的漏极连接。
发明人发现，单独对所述传输门晶体管PG的源极、漏极或者栅极进行特殊的操作(例如离子注入)可以增加其读写的电流，进而增加6T静态存储单元的读写速度，请参阅图3，由所述6T静态存储单元形成的6T静态存储阵列，传输门晶体管PG与下拉晶体管PD呈交错排布，若要单独对所述传输门晶体管PG进行操作，需要使用掩膜将传输门晶体管PG与所述下拉晶体管PD及所述上拉晶体管PU隔开，但是由于所述6T静态存储单元的面积很小，很难使用掩模选择传输门晶体管PG进行操作，而不会影响上拉晶体管PU和下拉晶体管PD。并且，此类静态存储单元的传输门晶体管PG与下拉晶体管PD各有多个鳍式结构FIN，离上拉晶体管PU近的鳍式结构FIN可能受到上拉晶体管PU那边压力或其他的影响，传输门晶体管PG的电性能会变差。
有鉴于此，本实施例提供了一种静态存储单元，如图4所示，所述静态存储单元形成于一衬底上，所述静态存储单元包括上拉晶体管组、两个下拉晶体管组及两个传输门晶体管组；所述上拉晶体管组包括两个上拉晶体管PU，两个所述上拉晶体管PU的栅极在所述衬底上呈对角线排布；所述下拉晶体管组包括多个下拉晶体管PD，多个所述下拉晶体管PD的栅极呈一列排布；所述传输门晶体管组包括多个传输门晶体管PG，多个所述传输门晶体管PG的栅极呈一列排布；两个所述下拉晶体管组分别位于所述上拉晶体管组的外侧，两个所述传输门晶体管组分别位于两个所述下拉晶体管组的外侧。
请继续参阅图4，每个所述下拉晶体管组中具有若干个并列设置的下拉晶体管PD，每个所述下拉晶体管PD并联，每个所述传输门晶体管组中具有若干个并列设置的传输门晶体管PG，每个传输门晶体管PG并联，本实施例中，每个所述下拉晶体管组中具有两个并列分布的下拉晶体管PD，每个所述传输门晶体管组中具有两个并列分布的传输门晶体管PG，每个所述下拉晶体管组中的下拉晶体管PD的数量与每个所述传输门晶体组中的传输门晶体管PG的数量相匹配，在其他实施例中，每个所述传输门晶体管组中的传输门晶体管PG及每个所述传输门晶体管组中的传输门晶体管PG也可以是其他的数量，例如是3个、4个等，本实施例不作限制。所述上拉晶体管PU为PMOS场效应晶体管，所述下拉晶体管PD和所述传输门晶体管PG为NMOS场效应晶体管。
为了便于描述，本实施例中，两个所述下拉晶体管组分别为第一下拉晶体管组和第二下拉晶体管组(分别为如图4中的左右两组下拉晶体管组)，两个所述传输门晶体管组分别为第一传输门晶体管组和第二传输门晶体管组(分别为如图4中的左右两组传输门晶体管组)，所述第一下拉晶体管组与所述第一传输门晶体管组相邻，所述第二下拉晶体管组与所述第二传输门晶体管组相邻。所述上拉晶体管组中的两个上拉晶体管PU分别为第一上拉晶体管及第二上拉晶体管，所述第一上拉晶体管与所述第一下拉晶体管组相邻，所述第二上拉晶体管与所述第二下拉晶体管组相邻。
进一步，所述衬底上形成有并排排列的多个鳍式结构FIN，本实施例中，如图5所示，所述衬底上形成有从左到右依次并排排列的第一鳍式结构、第二鳍式结构、第三鳍式结构、第四鳍式结构、第五鳍式结构及第六鳍式结构，所述第一上拉晶体管及所述第二上拉晶体管的栅极分别位于所述第三鳍式结构及所述第四鳍式结构上，所述第一下拉晶体管组和所述第二下拉晶体管组中的下拉晶体管的栅极分别位于所述第二鳍式结构和所述第五鳍式结构上，所述第一传输门晶体管组和所述第二传输门晶体管组中的传输门晶体管的栅极分别位于所述第一鳍式结构和所述第六鳍式结构上。每个所述鳍式结构FIN中形成有多组源极和漏极，每组源极和漏极位于每个栅极的两侧，并对称排布。
所述下拉晶体管组中的一个所述下拉晶体管的栅极与所述传输门晶体管组中的一个所述传输门晶体管的栅极呈一行排布，所述下拉晶体管组中的多个下拉晶体管的栅极与所述传输门晶体管组中的多个的传输门晶体管的栅极呈多行排布，例如：传输门晶体管组中的第一个传输门晶体PG与所述下拉晶体管组中的第一个下拉晶体管PD呈一行排布，传输门晶体管组中的第二个传输门晶体PG与所述下拉晶体管组中的第二个下拉晶体管PD呈一行排布…，所述传输门晶体管组中的最后一个传输门晶体PG与所述下拉晶体管组中的最后一个下拉晶体管PD呈一行排布。
进一步，所述传输门晶体管组中的传输门晶体管PG的源极相连后与位线BL或者互补位线BLB连接(本实施例中，第一传输门晶体管组中的传输门晶体管PG的源极相连后与所述互补位线BLB连接，所述第二传输门晶体管组中的传输门晶体管PG的源极相连后与所述位线BL连接)，所述传输门晶体管组中的传输门晶体管PG的漏极通过第七金属层M7相连，所述传输门晶体管组中的传输门晶体管PG的栅极通过第五金属层M5相连，所述第一传输门晶体管组和所述第二传输门晶体管组中的传输门晶体管PG的栅极连接后再与字线WL相连。
请继续参阅图5，所述第一下拉晶体管组中的多个下拉晶体管PD的栅极相连后与所述第一上拉晶体管的栅极相连；所述第二下拉晶体管组中的多个下拉晶体管PD的栅极相连后与所述第二上拉晶体管的栅极相连，所述第一下拉晶体管组及所述第二下拉晶体管组中的多个下拉晶体管PD的源极相连后与一地线VSS连接，所述下拉晶体管组中的多个下拉晶体管PD的漏极连接后通过第四金属层M4与相邻的所述上拉晶体管PU的漏极相连(所述第一下拉晶体管组中的多个下拉晶体管PD的漏极连接后通过第四金属层M4与所述第一上拉晶体管PU的漏极相连，所述第二下拉晶体管组中的多个下拉晶体管PD的漏极连接后通过第四金属层M4与所述第二上拉晶体管PU的漏极相连)，同时，所述第四金属层M4还将同一组的每个所述下拉晶体管PD的漏极相连。进一步，所述下拉晶体管组中的下拉晶体管PD的栅极均相连，如图5所示，所述下拉进行管组中下拉晶体管PD的栅极通过第六金属层M6相连。
在所述静态存储单元中，所述第一下拉晶体管组与第一上拉晶体管构成一反向器，所述第二下拉晶体管组与第二上拉晶体管构成另一反向器，即每个所述静态存储单元具有两个反向器，所述上拉晶体管PU的漏极与相邻的传输门晶体管PG的漏极及相邻的下拉晶体管PD的漏极均相连，所述上拉晶体管PU的源极与电源电压VDD相连，所述上拉晶体管PU的栅极通过第三金属层M3与其漏极连接。
可选的，所述下拉晶体管组中每个所述下拉晶体管PD的栅极横跨的鳍式结构FIN的数量是相同的，所述上拉晶体管组中每个所述上拉晶体管PU的栅极横跨的鳍式结构FIN的数量是相同的，所述传输门晶体管组中每个所述传输门PG的栅极横跨的鳍式结构FIN的数量是相同的，本实施例中，所述每个所述上拉晶体管PU、下拉晶体管PD及传输门晶体管PG的栅极均横跨一个鳍式结构FIN，但在其他实施例中，所述上拉晶体管PU、下拉晶体管PD及传输门晶体管PG可以横跨多个鳍式结构FIN，例如所述上拉晶体管PU、下拉晶体管PD及传输门晶体管PG的栅极横跨的鳍式结构FIN的数量之比为1:2:1；或者，所述上拉晶体管PU、下拉晶体管PD及传输门晶体管PG的栅极横跨的鳍式结构FIN的数量之比为1:2:2，以改善器件的读噪声容限和写容限。
图6为所述静态存储单元的电路连接图，在进行读操作时，字线WL连接高电平，则传输门晶体管PG的源极和漏极导通，由于上拉晶体管PU和下拉晶体管PD组成两组反向器，先介绍左边一组反向器，例如节点QB处存储数据“0”，因此节点Q处存储数据“1”，该处“1”使得第一下拉晶体管组中的下拉晶体管的源极和漏极导通，而第一上拉晶体管的源极和漏极不导通，将位线BL连接高电平“1”，则电荷从位线BL通过第一传输门晶体管PG到达节点QB(例如存储有数据“0”)，即产生电流I1，并且通过第一下拉晶体管组中的下拉晶体管PD流向接地点VSS，即产生电流I2，形成放电，此时位线BL高电平变为低电平，即读取到数据“0”。而对于右边一组反相器，互补位线BLB连接低电平“0”，节点QB处存储的数据“0”使得第二上拉晶体管的源极和漏极导通，第二下拉晶体管组中的下拉晶体管PD的源极和漏极不导通；电压源VDD的高电平“1”通过第二上拉晶体管PU以及第二传输门晶体管组中的传输门晶体管PG流向互补位线BLB，即互补位线的低电平变为高电平。
例如节点QB处存储数据“0”，则节点Q处数据为“1”，进行写操作时，例如需要在节点QB处写入“1”，即将节点QB的数据“0”变为“1”。位线BL连接高电平“1”，互补位线BLB连接低电平“0”。字线WL连接高电平，第二传输门晶体管组中的传输门晶体管PG的源极和漏极导通，产生由节点Q流向互补位线BLB的电流I1’，由于节点Q存储数据“0”，则第二上拉晶体管PU的源极和漏极导通，产生由电源电压VDD流向节点QB的电流I2’，I1’比I2’越大，则节点QB处的数据“1”越更容易、更快地被拉到“0”；节点Q处由“1”变为“0”，则第二下拉晶体管组中的下拉晶体管PD的源极和漏极导通，VDD的高电平“1”使得节点Q处的数据“0”变为“1”，从而完成写操作。
请参阅图7，本实施例还提供了一种静态存储阵列，所述静态存储阵列包括所述静态闪存单元，相邻两个所述静态闪存单元呈镜像对称分布。所述静态闪存单元的数量可以是多个，从图6中可以看出，所述静态存储阵列中的每组传输门晶体管组及每组下拉晶体管组均是垂直排布，当需要对所述传输门晶体管PD进行操作时，比较容易选中传输门晶体管组，而所需的掩膜板的图案也比较简单，当单独选中所述传输门晶体管组时不会对下拉晶体管组及上拉晶体管组造成影响。
所述静态存储阵列还包括字线WL、位线BL、互补位线BLB、电源电压VDD及地线VSS，每个所述静态闪存单元的传输门晶体管组中的多个传输门晶体管PG的栅极相连后与所述字线WL相连；每个所述静态闪存单元的传输门晶体管组中的多个传输门晶体管PG的源极相连后与所述位线BL或互补位线BLB相连；每个所述静态闪存单元的上拉晶体管PU的源极相连后与所述电源电压VDD相连；每个所述静态闪存单元的下拉晶体管组中的多个下拉晶体管PD的源极相连后与所述地线VSS相连。便于对某个静态存储单元进行选中和操作。
本发明还提供了一种静态存储器件，包括所述静态存储阵列。
综上，在本发明实施例提供的静态存储单元、阵列及器件中，所述上拉晶体管组中具有呈对角线排布的两个上拉晶体管，所述下拉晶体管组位于所述上拉晶体管组的两侧，所述传输门晶体管组位于所述下拉晶体管组的外侧，所述下拉晶体管中的多个下拉晶体管的栅极呈一列排布，所述传输门晶体管组中的多个传输门晶体管的栅极呈一列排布，可以方便的区分所述下拉晶体管及所述传输门晶体管，实现单独选中并操作所述传输门晶体管，以对所述传输门晶体管的源极、漏极或者栅极进行特殊的操作(例如离子注入)，增加其读写的电流，进而增加静态存储单元的读写速度。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (15)

1.一种静态存储单元，其特征在于，所述静态存储单元形成于一衬底上，所述静态存储单元包括上拉晶体管组、两个下拉晶体管组及两个传输门晶体管组；
所述上拉晶体管组包括两个上拉晶体管，两个所述上拉晶体管的栅极在所述衬底上呈对角线排布；所述下拉晶体管组包括多个下拉晶体管，多个所述下拉晶体管的栅极呈一列排布；所述传输门晶体管组包括多个传输门晶体管，多个所述传输门晶体管的栅极呈一列排布；
两个所述下拉晶体管组分别位于所述上拉晶体管组的外侧，两个所述传输门晶体管组分别位于两个所述下拉晶体管组的外侧。
2.如权利要求1所述的静态存储单元，其特征在于，所述下拉晶体管组中的下拉晶体管的数量与所述传输门晶体管组中的传输门晶体管的数量相同。
3.如权利要求2所述的静态存储单元，其特征在于，两个所述下拉晶体管组分别为第一下拉晶体管组和第二下拉晶体管组，两个所述传输门晶体管组分别为第一传输门晶体管组和第二传输门晶体管组，所述第一下拉晶体管组与所述第一传输门晶体管组相邻，所述第二下拉晶体管组与所述第二传输门晶体管组相邻。
4.如权利要求3所述的静态存储单元，其特征在于，所述衬底上形成有依次并排排列的第一鳍式结构、第二鳍式结构、第三鳍式结构、第四鳍式结构、第五鳍式结构及第六鳍式结构，所述上拉晶体管组中的两个上拉晶体管的栅极分别位于所述第三鳍式结构及所述第四鳍式结构上，所述第一下拉晶体管组和所述第二下拉晶体管组中的下拉晶体管的栅极分别位于所述第二鳍式结构和所述第五鳍式结构上，所述第一传输门晶体管组和所述第二传输门晶体管组中的传输门晶体管的栅极分别位于所述第一鳍式结构和所述第六鳍式结构上。
5.如权利要求4所述的静态存储单元，其特征在于，所述下拉晶体管组中的一个所述下拉晶体管的栅极与所述传输门晶体管组中的一个所述传输门晶体管的栅极呈一行排布，所述下拉晶体管组中的多个下拉晶体管的栅极与所述传输门晶体管组中的多个的传输门晶体管的栅极呈多行排布。
6.如权利要求3所述的静态存储单元，其特征在于，所述传输门晶体管组中的多个传输门晶体管的栅极相连后与一字线相连；所述传输门晶体管组中的多个传输门晶体管的源极相连后与一位线或一互补位线相连。
7.如权利要求6所述的静态存储单元，其特征在于，两个所述上拉晶体管为第一上拉晶体管及第二上拉晶体管，所述第一上拉晶体管与所述第一下拉晶体管组相邻，所述第二上拉晶体管与所述第二下拉晶体管组相邻。
8.如权利要求7所述的静态存储单元，其特征在于，所述第一下拉晶体管组中的多个下拉晶体管的栅极相连后与所述第一上拉晶体管的栅极相连；所述第二下拉晶体管组中的多个下拉晶体管的栅极相连后与所述第二上拉晶体管的栅极相连；所述第一下拉晶体管组及所述第二下拉晶体管组中的多个下拉晶体管的源极相连后与一地线相连。
9.如权利要求8所述的静态存储单元，其特征在于，所述第一上拉晶体管及所述第二上拉晶体管的源极相连后与一电源电压相连。
10.如权利要求9所述的静态存储单元，其特征在于，所述传输门晶体管组中的多个传输门晶体管的漏极均相连，所述下拉晶体管组中的多个下拉晶体管的漏极均相连，所述第一传输门晶体管组中的传输门晶体管的漏极与所述第一下拉晶体管组中的下拉晶体管的漏极及所述第一上拉晶体管的栅极相连，所述第二传输门晶体管组中的传输门晶体管的漏极与所述第二下拉晶体管组中的下拉晶体管的漏极及所述第二上拉晶体管的栅极相连。
11.如权利要求10所述的静态存储单元，其特征在于，所述第一上拉晶体管的漏极与所述第一下拉晶体管组中的下拉晶体管的漏极相连，所述第二上拉晶体管的漏极与所述第二下拉晶体管组中的下拉晶体管的漏极相连。
12.如权利要求1所述的静态存储单元，其特征在于，所述上拉晶体管为PMOS场效应晶体管，所述下拉晶体管和所述传输门晶体管为NMOS场效应晶体管。
13.一种静态存储阵列，其特征在于，所述静态存储阵列包括若干个如权利要求1-12中任一项所述的静态闪存单元，相邻两个所述静态闪存单元呈镜像对称分布。
14.如权利要求13所述的静态存储阵列，其特征在于，所述静态存储阵列还包括字线、位线、互补位线、电源电压及地线，每个所述静态闪存单元的传输门晶体管组中的多个传输门晶体管的栅极相连后与所述字线相连；每个所述静态闪存单元的传输门晶体管组中的多个传输门晶体管的源极相连后与所述位线或互补位线相连；每个所述静态闪存单元的上拉晶体管的源极相连后与所述电源电压相连；每个所述静态闪存单元的下拉晶体管组中的多个下拉晶体管的源极相连后与所述地线相连。
15.一种静态存储器件，其特征在于，包括如权利要求13-14中任一项所述的静态存储阵列。
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