CN107422773B - 数字低压差稳压器 - Google Patents
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Abstract
本发明提供了一种数字低压差稳压器，包括功率调整晶体管、第一采样电阻、第二采样电阻以及脉宽调制产生电路；所述功率调整晶体管的源极连接至电源电压，其漏极作为输出端，且通过形成串联的所述第一采样电阻和所述第二采样电阻接地，其栅极接收所述脉宽调制产生电路生产的控制信号以实现所述功率调整晶体管的导通和关断；所述脉宽调制产生电路连接至基准电压实现其电压输入；所述脉宽调制产生电路连接至所述第一采样电阻和所述第二采样电阻之间，用以接收所述第一采样电阻和所述第二采样电阻反馈的采样信号。与相关技术相比，本发明的数字低压差稳压器电路结构简单，输出电压纹波小，性能稳定且成本低。
Description
【技术领域】
本发明涉及一种电子电路领域，尤其涉及一种数字低压差稳压器。
【背景技术】
在集成电路的应用中，为了适应各种应用场景的需求，往往需要用到不同的电平，例如在***级芯片(System on Chip，SOC)中，需要各种不同的电源电压，其通过线性低压差稳压器(low dropout regulator，LDO)实现SOC中各种不同的电源电压需要。
而所述LDO主要有两类：一种是采用纯模拟方式实现，这类结构的优势是电源纹波比较小，但环路补偿比较复杂，使得芯片面积比较大，成本相对较高；另外一类是采用数字方式来实现，面积小，成本低，转换工艺开发周期相对较短，成为发展主流。
然而，相关技术的数字低压差稳压器中需要额外的时钟产生电路，LDO输出的电压纹波大小和时钟周期相关，为了满足不同负载条件下的电源纹波的要求，需要复杂的控制电路来实现，增加了LDO的成本。
因此，有必要提供一种新的数字低压差稳压器以解决上述问题。
【发明内容】
本发明的目的在于提供一种数字低压差稳压器，其电路结构简单，与具有固定的时钟频率的结构比，输出电压纹波小，性能稳定且成本低。
为了达到上述目的，本发明提供了一种数字低压差稳压器，包括功率调整晶体管、第一采样电阻、第二采样电阻以及脉宽调制产生电路；
所述功率调整晶体管的源极连接至电源电压以作为所述数字低压差稳压器的输入端；
所述功率调整晶体管的漏极通过形成串联的所述第一采样电阻和所述第二采样电阻接地，且所述功率调整晶体管的漏极作为所述数字低压差稳压器的输出端；
所述功率调整晶体管的栅极接收所述脉宽调制产生电路生产的控制信号以实现所述功率调整晶体管的导通和关断；
所述脉宽调制产生电路连接至基准电压实现其电压输入；
所述脉宽调制产生电路连接至所述第一采样电阻和所述第二采样电阻之间，用以接收所述第一采样电阻和所述第二采样电阻反馈的采样信号。
优选的，所述脉宽调制产生电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第一电容及第二电容；
所述第一晶体管的栅极通过连接至所述采样信号实现输入，所述第一晶体管的源极连接至接地，所述第一晶体管的漏极连接至所述第三晶体管的漏极；
所述第二晶体管的栅极通过连接至所述基准电压实现输入，所述第二晶体管的源极连接至接地，所述第二晶体管的漏极连接至所述第四晶体管的漏极；
所述第三晶体管的栅极连接所述第四晶体管的栅极，所述第三晶体管的源极用于连接至电源电压，所述第三晶体管的漏极通过所述第一电容连接至接地，其中，所述第二晶体管的漏极经逻辑缓冲器后的信号与所述第一晶体管的漏极经逻辑缓冲器后的信号共同经逻辑与门后连接至所述第三晶体管的栅极；
所述第四晶体管的源极用于连接至电源电压，所述第四晶体管的漏极通过所述第二电容连接至接地；
所述第五晶体管的源极用于连接至电源电压，所述第五晶体管的漏极连接至所述功率调整晶体管的栅极用于输出所述控制信号，所述第二晶体管的漏极依次经逻辑缓冲器和逻辑非门后的信号与所述第一晶体管的漏极经逻辑缓冲器后的信号共同经逻辑或门后连接至所述第五晶体管的栅极；
所述第六晶体管的源极用于连接至接地，所述第六晶体管的漏极连接至所述第五晶体管的漏极，所述第二晶体管的漏极依次经逻辑缓冲器和逻辑非门后的信号与所述第一晶体管的漏极经逻辑缓冲器后的信号共同经逻辑与门后连接至所述第六晶体管的栅极。
优选的，所述第一晶体管、所述第二晶体管和所述第六晶体管均为NMOS晶体管；所述第三晶体管、所述第四晶体管和所述第五晶体管均为PMOS晶体管。
优选的，所述逻辑缓冲器为两个逻辑反向器串联构成。
优选的，所述数字低压差稳压器还包括负载及补偿电容，所述功率调整晶体管的漏极通过所述负载及补偿电容接地。
优选的，所述功率调整晶体管为PMOS晶体管。
优选的，所述控制信号为脉宽调制信号。
与相关技术相比，本发明的数字低压差稳压器增设脉宽调制产生电路产生脉宽调制信号输入至所述功率调整晶体管以控制其导通和关断，并由输入至所述脉宽调制产生电路的基准电压和反馈的采样信号的差异决定所述功率调整晶体管的导通时间，不需要额外的时钟产生电路，使得所述数字低压差稳压器的输出电压纹波较小，且由于采用脉宽调制使得其功耗小，芯片面积小且成本低。
【附图说明】
图1为本发明数字低压差稳压器的结构框图；
图2为本发明数字低压差稳压器的脉宽调制产生电路结构图。
【具体实施方式】
下面结合附图和实施方式对本发明作进一步说明。
请参阅图1，为本发明数字低压差稳压器的结构框图。本发明提供了一种数字低压差稳压器10，包括功率调整晶体管1、第一采样电阻R1、第二采样电阻R2、脉宽调制产生电路2，以及负载及补偿电容CL。
所述功率调整晶体管为PMOS晶体管或NMOS晶体管、或PNP晶体管或NPN晶体管等，本实施方式中，以所述功率调整晶体管为PMOS晶体管为例说明，所述功率调整晶体管1的源极连接至电源电压VDD以作为所述数字低压差稳压器10的输入端。
所述功率调整晶体管1的漏极通过形成串联的所述第一采样电阻R1和所述第二采样电阻R2接地，且所述功率调整晶体管1的漏极作为所述数字低压差稳压器10的输出端。
所述功率调整晶体管1的栅极接收所述脉宽调制产生电路2生产的控制信号Vctrl以实现所述功率调整晶体管1的导通和关断。
具体的，所述控制信号Vctrl为脉宽调制信号。
所述脉宽调制产生电路2连接至基准电压Vref实现其电压输入；所述脉宽调制产生电路2同时连接至所述第一采样电阻R1和所述第二采样电阻R2之间，用以接收所述第一采样电阻R1和所述第二采样电阻R2反馈的采样信号Vfb(即反馈电压)，通过所述第一采样电阻R1和所述第二采样电阻R2的采样信号Vfb作为反馈电压输入至所述脉宽调制产生电路2，实现反馈。
所述功率调整晶体管1的导通时间由所述采样信号Vfb与所述基准电压Vref的差异决定。
所述负载及补偿电容CL用于实现电容补偿，所述功率调整晶体管1的漏极通过所述负载及补偿电容CL接地。
请结合参阅图2，本发明数字低压差稳压器的脉宽调制产生电路结构图。所述脉宽调制产生电路2包括第一晶体管MN1、第二晶体管MN2、第三晶体管MP1、第四晶体管MP2、第五晶体管MP3、第六晶体管MN3、第一电容C1及第二电容C2。
所述第一晶体管MN1的栅极通过连接至所述采样信号Vfb实现输入，所述第一晶体管MN1的源极连接至接地，所述第一晶体管MN1的漏极连接至所述第三晶体管MP1的漏极。
所述第二晶体管MN2的栅极通过连接至所述基准电压Vref实现输入，所述第二晶体管MN2的源极连接至接地，所述第二晶体管MN2的漏极连接至所述第四晶体管MP2的漏极。
所述第三晶体管MP1的栅极连接所述第四晶体管MP2的栅极，所述第三晶体管MP1的源极用于连接至电源电压VDD，所述第三晶体管MP1的漏极通过所述第一电容C1连接至接地。其中，所述第二晶体管MN2的漏极经逻辑缓冲器后的信号与所述第一晶体管MN1的漏极经逻辑缓冲器后的信号共同经逻辑与门后连接至所述第三晶体管MP1的栅极。
需要说明的是，本实施方式中，所述逻辑缓冲器为两个逻辑反向器(即两个逻辑非门)串联构成。
所述第四晶体管MP2的源极用于连接至电源电压VDD，所述第四晶体管MP2的漏极通过所述第二电容C2连接至接地。
所述第五晶体管MP3的源极用于连接至电源电压VDD，所述第五晶体管MP3的漏极连接至所述功率调整晶体管1的栅极用于输出控制信号Vctrl，其中，所述控制信号Vctrl为所述脉宽调制产生电路2产生的脉宽调制信号；所述第二晶体管MN2的漏极依次经逻辑缓冲器和逻辑非门后的信号与所述第一晶体管MN1的漏极经逻辑缓冲器后的信号共同经逻辑或门后连接至所述第五晶体管MP3的栅极。
所述第六晶体管MN3的源极用于连接至接地，所述第六晶体管MN3的漏极连接至所述第五晶体管MP3的漏极，所述第二晶体管MN2的漏极依次经逻辑缓冲器和逻辑非门后的信号与所述第一晶体管MN1的漏极经逻辑缓冲器后的信号共同经逻辑与门后连接至所述第六晶体管MN3的栅极。
更优的，本实施方式中，所述第一晶体管MN1、所述第二晶体管MN2和所述第六晶体管MN3均为NMOS晶体管；所述第三晶体管MP1、所述第四晶体管MP2和所述第五晶体管MP3均为PMOS晶体管。
本实施方式中，以所述第一晶体管MN1的漏极与所述第三晶体管MP1的漏极的连接处作为节点N1，所述第二晶体管MN2的漏极与所述第四晶体管MP2的漏极的连接处作为节点N2，所述第五晶体管MP3的栅极作为节点N3，所述第六晶体管MN3的栅极作为节点N4进行说明：
所述第三晶体管MP1和所述第四晶体管MP2给所述节点N1和所述节点N2进行预充电，所述第一晶体管MN1和所述第二晶体管MN2分别对所述节点N1和所述节点N2放电。所述第一晶体管MN1的栅极连接至所述采样信号Vfb，所述第二晶体管MN2的栅极连接至所述基准电压Vref。
当所述基准电压Vref大于所述采样信号Vfb时，所述节点N2首先放电到低电平，所述节点N1依然维持在高电平，由此可得到所述节点N4的电平为高，所述节点N3的电平也为高，因此，所述第五晶体管MP3关断，所述第六晶体管MN3导通。所述控制信号Vctrl为低电平，此低电平将会导致所述功率调整晶体管1导通，对所述数字低压差稳压器10的输出节点进行充电，使所述采样信号Vfb电压逐步接近所述基准电压Vref。
当所述采样信号Vfb电压大于所述基准电压Vref时，则所述节点N1首先放电到低电平，从而使所述控制信号Vctrl为高电平而关断所述功率调整晶体管1。
当所述节点N1和所述节点N2其中的一个节点达到低电平后，会在所述第三晶体管MP1的栅极RST节点上产生低电平信号，则重新开始所述采样信号Vfb和所述基准电压Vref的电压比较过程。这样即得知所述功率调整晶体管1的所述控制信号Vctrl的脉宽与所述采样信号Vfb和所述基准电压Vref相关连。当所述采样信号Vfb无限接近于所述基准电压Vref时，可以得到所述数字低压差稳压器10的输出电压Vout为：
因此，由上可知，本发明的所述数字低压差稳压器10通过所述脉宽调制产生电路2产生脉宽信号进行调制，不需要额外的时钟产生电路，使其功耗小，芯片面积小，成本低。
与相关技术相比，本发明的数字低压差稳压器增设脉宽调制产生电路产生脉宽调制信号输入至所述功率调整晶体管以控制其导通与关断，并由输入至所述脉宽调制产生电路的基准电压和反馈的采样信号的差异决定所述功率调整晶体管的导通时间，不需要额外的时钟产生电路，使得所述数字低压差稳压器的输出电压纹波较小，且由于采用脉宽调制使得其功耗小，芯片面积小且成本低。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。
Claims (6)
1.一种数字低压差稳压器，其特征在于：
包括功率调整晶体管、第一采样电阻、第二采样电阻以及脉宽调制产生电路；
所述功率调整晶体管的源极连接至电源电压以作为所述数字低压差稳压器的输入端；
所述功率调整晶体管的漏极通过形成串联的所述第一采样电阻和所述第二采样电阻接地，且所述功率调整晶体管的漏极作为所述数字低压差稳压器的输出端；
所述功率调整晶体管的栅极接收所述脉宽调制产生电路生产的控制信号以实现所述功率传输晶体管的导通和关断；
所述脉宽调制产生电路连接至基准电压实现其电压输入；
所述脉宽调制产生电路连接至所述第一采样电阻和所述第二采样电阻之间，用以接收所述第一采样电阻和所述第二采样电阻反馈的采样信号；
其中，所述脉宽调制产生电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第一电容及第二电容；
所述第一晶体管的栅极通过连接至所述采样信号实现输入，所述第一晶体管的源极连接至接地，所述第一晶体管的漏极连接至所述第三晶体管的漏极；
所述第二晶体管的栅极通过连接至所述基准电压实现输入，所述第二晶体管的源极连接至接地，所述第二晶体管的漏极连接至所述第四晶体管的漏极；
所述第三晶体管的栅极连接所述第四晶体管的栅极，所述第三晶体管的源极用于连接至电源电压，所述第三晶体管的漏极通过所述第一电容连接至接地，其中，所述第二晶体管的漏极经逻辑缓冲器后的信号与所述第一晶体管的漏极经逻辑缓冲器后的信号共同经逻辑与门后连接至所述第三晶体管的栅极；
所述第四晶体管的源极用于连接至电源电压，所述第四晶体管的漏极通过所述第二电容连接至接地；
所述第五晶体管的源极用于连接至电源电压，所述第五晶体管的漏极连接至所述功率调整晶体管的栅极用于输出所述控制信号，所述第二晶体管的漏极依次经逻辑缓冲器和逻辑非门后的信号与所述第一晶体管的漏极经逻辑缓冲器后的信号共同经逻辑或门后连接至所述第五晶体管的栅极；
所述第六晶体管的源极用于连接至接地，所述第六晶体管的漏极连接至所述第五晶体管的漏极，所述第二晶体管的漏极依次经逻辑缓冲器和逻辑非门后的信号与所述第一晶体管的漏极经逻辑缓冲器后的信号共同经逻辑与门后连接至所述第六晶体管的栅极。
2.根据权利要求1所述的数字低压差稳压器，其特征在于：所述第一晶体管、所述第二晶体管和所述第六晶体管均为NMOS晶体管；所述第三晶体管、所述第四晶体管和所述第五晶体管均为PMOS晶体管。
3.根据权利要求1所述的数字低压差稳压器，其特征在于：所述逻辑缓冲器为两个逻辑反向器串联构成。
4.根据权利要求1所述的数字低压差稳压器，其特征在于：所述数字低压差稳压器还包括负载及补偿电容，所述功率传输晶体管的漏极通过所述负载及补偿电容接地。
5.根据权利要求1所述的数字低压差稳压器，其特征在于：所述功率调整晶体管为PMOS晶体管。
6.根据权利要求1所述的数字低压差稳压器，其特征在于：所述控制信号为脉宽调制信号。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710665533.5A CN107422773B (zh) | 2017-08-07 | 2017-08-07 | 数字低压差稳压器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710665533.5A CN107422773B (zh) | 2017-08-07 | 2017-08-07 | 数字低压差稳压器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107422773A CN107422773A (zh) | 2017-12-01 |
| CN107422773B true CN107422773B (zh) | 2019-02-05 |
Family
ID=60437438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710665533.5A Active CN107422773B (zh) | 2017-08-07 | 2017-08-07 | 数字低压差稳压器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107422773B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108388299B (zh) * | 2018-02-12 | 2020-02-14 | 上海集成电路研发中心有限公司 | 低压差线性稳压器 |
| EP3812872B1 (en) * | 2019-10-25 | 2023-06-14 | Nxp B.V. | A system comprising a low drop-out regulator |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070086169A (ko) * | 2004-12-03 | 2007-08-27 | 로무 가부시키가이샤 | 스위칭 전원 및 그 제어 회로와 그것을 이용한 전자 기기 |
| US7710168B2 (en) * | 2007-08-17 | 2010-05-04 | National Semiconductor Corporation | Apparatus and method for two tier output stage for switching devices |
| CN101286721A (zh) * | 2007-11-16 | 2008-10-15 | 西北工业大学 | 带电流负反馈的步进电机驱动*** |
| US8368368B2 (en) * | 2007-12-06 | 2013-02-05 | Intersil Americas Inc. | System and method for improving inductor current sensing accuracy of a DC/DC voltage regulator |
| CN201352323Y (zh) * | 2009-02-13 | 2009-11-25 | 深圳艾科创新微电子有限公司 | 一种高效同步整流降压型稳压器 |
| CN103631299B (zh) * | 2013-05-21 | 2015-07-29 | 中国科学院电子学研究所 | 一种恒定压差、可变输出电压低压差线性稳压器 |
| CN103558891B (zh) * | 2013-09-22 | 2016-03-30 | 龙芯中科技术有限公司 | 低压差稳压器 |
| CN206077347U (zh) * | 2016-09-21 | 2017-04-05 | 湖北三江航天万峰科技发展有限公司 | 数字型igbt控制及驱动装置 |
-
2017
- 2017-08-07 CN CN201710665533.5A patent/CN107422773B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN107422773A (zh) | 2017-12-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| EE01 | Entry into force of recordation of patent licensing contract | ||
| EE01 | Entry into force of recordation of patent licensing contract |
Application publication date: 20171201 Assignee: Shandong industry research information and Artificial Intelligence Integration Research Institute Co.,Ltd. Assignor: HUNAN GOKE MICROELECTRONICS Co.,Ltd. Contract record no.: X2021430000001 Denomination of invention: Digital low dropout regulator Granted publication date: 20190205 License type: Common License Record date: 20210115 |