CN105610430A - 一种基于锁相环的双模自切换抗辐射加固时钟生成电路 - Google Patents

一种基于锁相环的双模自切换抗辐射加固时钟生成电路 Download PDF

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Abstract

本发明提出了一种基于锁相环的双模自切换抗辐射加固时钟生成电路，主要由两个独立的锁相环、延时单元、误差检测单元和时钟选择单元构成。所述的两个独立的锁相环为未经过抗辐射加固的电荷泵锁相环，分别提供相应的时钟输出；所述的延时单元实现对锁相环输出信号的延迟；所述的误差检测单元用来检测主路锁相环中鉴频鉴相器的两个输出信号是否正确并输出相应的指示信号；所述的时钟选择单元对两路锁相环的延时输出进行选择性输出作为最终的输出。本发明可以很大程度上消除辐射环境中单粒子效应对电路工作状态的干扰，确保锁相环作为时钟信号的稳定，提高***的可靠性，具有实现方便、面积小、功耗低等优点。

Description

一种基于锁相环的双模自切换抗辐射加固时钟生成电路
技术领域
本发明涉及一种基于锁相环的时钟生成电路，尤其涉及一种双模自切换抗辐射加固时钟生成电路，可有效消除抑制单粒子瞬态(SET)效应。
背景技术
随着集成电路特征尺寸的不断缩小，针对太空辐射环境中高能粒子撞击所引发的单粒子瞬态(SET)效应越发不容忽视。稳定高速的***时钟是确保***高速稳定运转的关键，单粒子瞬态(SET)效应不但能使得锁相环的输出时钟信号发生错误，错误的时钟还将引发数据传输错误甚至于整个***瘫痪。
针对单粒子效应的严重性，用带有抗辐射加固设计的锁相环提供***时钟显得十分必要。根据对锁相环单粒子效应的分析，非加固的锁相环电路其内部存在多处敏感节点，尤其是电荷泵和压控振荡器等模拟模块，一旦受到一次单粒子扰动，便需要一段时间才能够重新恢复到稳定的状态。
针对已有的锁相环抗辐射加固技术，主要分为两类：一类为针对锁相环内部多处敏感节点进行冗余或补偿等方式进行加固。由于锁相环内部敏感节点较多，只能将影响较大的节点进行加固设计，这样只是从大概率上对SET效应进行加固，将错误率降低部分；另一类为对锁相环进行***级加固，即三模冗余加固，由于该方式将锁相环复制三份，消耗较大的功耗和面积。
发明内容
本发明所要解决的技术问题是：提供一种基于锁相环的双模自切换抗辐射加固时钟生成电路，既具备高可靠性的加固效果，同时又具备功耗低、面积小的优势。
本发明的技术方案是：
一种基于锁相环的双模自切换抗辐射加固时钟生成电路，其特征在于：包括主路锁相环和辅路锁相环、主路延时单元和辅路延时单元、误差检测单元和时钟选择单元；主路锁相环和辅路锁相环为未经过抗辐射加固的电荷泵锁相环，分别提供时钟信号输出；主路延时单元对主路锁相环输出的时钟信号进行延时得到主路锁相环时钟信号的延时输出；辅路延时单元对辅路锁相环输出的时钟信号进行延时得到辅路锁相环时钟信号的延时输出；所述的误差检测单元对主路锁相环中鉴频鉴相器的两个输出信号进行检测并输出指示信号，当鉴频鉴相器的两个输出信号相同时，误差检测单元输出的指示信号为第一电平信号，当鉴频鉴相器的两个输出信号不同时，误差检测单元输出的指示信号为第二电平信号；时钟选择单元对两路锁相环的延时输出进行选择作为最终的输出，主路锁相环时钟信号的延时输出和辐路锁相环时钟信号的延时输出作为时钟选择单元的两个时钟输入，误差检测单元输出的指示信号作为时钟选择单元的控制输入，当误差检测单元的指示信号为第一电平信号时，时钟选择单元选择主路锁相环的延时输出为最终的输出，当误差检测单元的指示信号为第二电平信号时，时钟选择单元选择辅路锁相环的延时输出为最终的输出。
所述第一电平信号为高电平，第二电平信号为低电平。
所述的主路锁相环和辅路锁相环为相同的单元，分别由鉴频鉴相器、电荷泵、滤波器、压控振荡器和分频器构成；外部参考信号和分频器的输出信号作为鉴频鉴相器的两个输入信号，鉴频鉴相器的两个输出信号电荷泵的输入信号，电荷泵的输出接滤波器的输入，滤波器的输出接压控振荡器的输入，压控振荡器的输出作为锁相环输出的时钟信号，同时作为分频器的输入，分频器的输出作为鉴频鉴相器的输入，从而构成一个回路；当锁相环稳定工作时，鉴频鉴相器的两个输出信号为具有相同脉宽的两个脉冲周期信号，并且其上升沿和下降沿完全对齐；当锁相环工作异常时，鉴频鉴相器的两个输出信号脉宽发生变化，变化量与锁相环输出信号的频率和相位的变化成正比，可直接反应锁相环工作异常情况。
所述的主路延时单元和辅路延时单元为相同的单元，均采用反相器链结构；输入信号通过在反相器链中的传播，使得输出信号较输入信号有相应时间的延迟时间t，其中延迟时间t应至少大于一个外部参考信号周期的时间。
所述误差检测单元由异或门、滤波电容C、第一驱动电路、NMOS管、电流源、电容和第二驱动电路组成，主路锁相环中鉴频鉴相器的两个输出信号作为异或门的输入，异或门的输出接滤波电容C的一端，并作为第一驱动电路的输入，滤波电容C的另一端接地；第一驱动电路的输出接NMOS管的栅极，NMOS管的漏极与电流源的输出端相连，NMOS管的源极接地，电容的一端与NMOS管的漏极相连，电容的另一端接地，NMOS管用来控制电流源是否对电容进行充电；电流源输入端与电源VDD相连；NMOS管的漏极与第二驱动电路的输入端相连，第二驱动电路的输出端输出所述指示信号。
时钟选择单元包括第一与门、第二与门、反相器、第一D触发器、第二D触发器、第三D触发器、第四D触发器、第三与门、第四与门以及或门；
其中指示信号分别与第一与门的一个输入端和反相器的输入端相连，同时第四D触发器的QN端接第一与门的另一个输入端，第一与门的输出作为第一D触发器的D端输入；主路锁相环时钟信号的延时输出分别与第一D触发器CK端、第三D触发器CK端、第三与门的一输入端相连；第一D触发器的Q端输出与第三D触发器的D端输入相连，第三D触发器的Q端输出接与门的另一输入端；反相器的输出与第三D触发器的QN端输出作为第二与门的输入，第二与门的输出作为第二D触发器的D端输入，辐路锁相环时钟信号的延时输出分别与第二D触发器的CK端相连、第四D触发器的CK端以及第四与门的一输入端相连；第二D触发器的Q端输出与第四D触发器的D端输入相连，D触发器的Q端输出与与门的另一输入端相连；第三与门的输出和第四与门的输出作为或门的输入；或门的输出即为时钟选择单元的时钟输出信号。
本发明与现有技术相比的优点在于：由于本发明采用的双模自切换结构，如果电路中作为最终输出信号的主路锁相环输出信号发生异常，***会立即切换到辅路锁相环的输出作为最终输出，当误差检测单元提示主路锁相环工作恢复稳定状态后，***又会切换到主路锁相环输出作为最终输出，即***通过两路锁相环输出信号间的自切换，利用较少的资源时刻保证最终输出为正确的时钟输出，具有实现方便、面积小、功耗低等优点，本身对单粒子瞬态具有良好的免疫力，发生在结构内部任意节点的单粒子瞬态脉冲都不能使两路锁相环时钟输出同时发生扰动确保整个电路具有极高的抗单粒子瞬态能力。
附图说明
图1为基于锁相环的双模自切换抗辐射加固时钟生成电路结构框图；
图2为锁相环示意图；
图3为延时单元示意图；
图4为误差检测单元示意图；
图5为时钟选择单元示意图。
具体实施方式
如图1所示，基于锁相环的双模自切换抗辐射加固时钟生成电路，由主路锁相环1和辅路锁相环2、主路延时单元3和辅路延时单元5、误差检测单元4和时钟选择单元6构成；主路锁相环1和辅路锁相环2为未经过抗辐射加固的电荷泵锁相环，分别提供时钟信号输出；主路延时单元3对主路锁相环1输出的时钟信号PLL-CLK1进行延时得到主路锁相环时钟信号的延时输出CK1；辅路延时单元5对辅路锁相环2输出的时钟信号PLL-CLK1进行延时得到辅路锁相环时钟信号的延时输出CK2；所述的误差检测单元4对主路锁相环1中鉴频鉴相器的两个输出信号UP、DN进行检测并输出指示信号Error，当两个工作状态信号相同时，误差检测单元4输出的指示信号Error为第一电平信号，当两个工作状态信号不同时，误差检测单元4输出的指示信号Error为第二电平信号；时钟选择单元6对两路锁相环的延时输出进行选择作为最终的输出，主路锁相环时钟信号的延时输出CK1和辐路锁相环时钟信号的延时输出CK2作为时钟选择单元6的两个时钟输入，误差检测单元4输出的指示信号Error作为时钟选择单元6的控制输入，当误差检测单元4的指示信号为第一电平信号时，时钟选择单元6选择主路锁相环1的延时输出CK1为最终的输出，当误差检测单元4的指示信号为第二电平信号时，时钟选择单元6选择辅路锁相环2的延时输出CK2为最终的输出。优选地，所述第一电平信号为高电平，第二电平信号为低电平。
如图2所示，主路锁相环1和辅路锁相环2结构相同，为典型的电荷泵锁相环，由鉴频鉴相器211、电荷泵212、滤波器213、压控振荡器214和分频器215构成。外部参考信号FREF和分频器25的输出信号作为鉴频鉴相器211的输入，鉴频鉴相器211的两个输出UP和DN为电荷泵212的输入，电荷泵212的输出接滤波器213的输入，滤波器213的输出接压控振荡器214的输入，压控振荡器214的输出接分频器215的输入，分频器215的输出接回鉴频鉴相器211构成一个回路。其中当锁相环稳定工作时，鉴频鉴相器211的两个输出信号UP和DN为具有相同脉宽的两个脉冲周期信号，并且其上升沿和下降沿完全对齐；当锁相环工作异常时，鉴频鉴相器211的两个输出信号UP和DN脉宽发生变化，变化量与锁相环输出信号的频率和相位的变化成正比，可直接反应锁相环工作异常情况。
如图3所示，主路延时单元3和辅路延时单元5为相同的单元，均采用反相器链结构。输入信号通过在反相器链中的传播，使得输出信号较输入信号有相应时间的延迟时间t，其中延迟时间t应至少大于一个参考输入信号周期的时间，具体可通过设计相应级数的反相器链，以及反相器中MOS管具体参数来实现延迟时间的设计。选择相应延迟时间，得到的输出信号和输入信号除有相应延迟外，是相同的信号。
如图4所示，所述误差检测单元4由异或门311、滤波电容C312、第一驱动电路313、NMOS管314、电流源315、电容316和第二驱动电路317组成，主路锁相环1中鉴频鉴相器的两个输出信号UP、DN作为异或门311的输入，异或门311的输出接滤波电容C312的一端，并作为第一驱动电路313的输入，滤波电容C312的另一端接地；第一驱动电路313的输出接NMOS管314的栅极a1，NMOS管314的漏极a2与电流源315的输出端相连，NMOS管314的源极接地，电容316的一端与NMOS管314的漏极a2相连，电容316的另一端接地，NMOS管314用来控制电流源315是否对电容316进行充电；电流源315输入端与电源VDD相连；NMOS管314的漏极与第二驱动电路317的输入端相连，第二驱动电路317的输出端输出所述指示信号Error。当主路锁相环1稳定工作时，UP和DOWN具有相同的脉宽，经过异或门311后输出为低电平，即a0节点为低电平，相应的第一驱动电路313的输出也为低电平，NMOS管314处于关断状态，电流源315对电容316进行充电，节点a2为高电平，因此第二驱动电路317的输出为高电平，即指示信号Error输出高电平，代表主路锁相环1的时钟信号正常输出。当主路锁相环1工作异常时，UP和DN的脉宽会发生变化，二者的脉宽会随着锁相环输出频率和相位的变化而变化，异或门311会输出高脉冲，脉冲宽度由频率和相位与正常值的变化大小来决定；当异或门311的输出高脉冲时间加长个数增多时，对电容312的充电达到一定程度，节点a0的电压超过一定阈值，第一驱动电路313的输出变成高电平，使NMOS管314开启，NMOS管314开启后使得节点a2与地相连，同时第二驱动电路317的输出状态发生改变，指示信号Error输出低电平，代表主路锁相环1的输出时钟信号发生异常。随着锁相环1又重新恢复锁定状态，UP和DN的脉宽趋于相同，电容312逐渐放电，节点a0重新恢复低电平，驱动电路313的输出节点a1变为低电平，NMOS管314关断，电流源315对电容316再次充电，a2节点电压升高，驱动电路317的输出为高电平，误差指示信号恢复高电平，代表主路锁相环1的时钟信号恢复正常输出。该误差检测单元可根据锁相环的工作状态给出相应的指示信号，当锁相环发生工作异常时，该单元可以快速的做出检测给出错误指示信号；当锁相环重新恢复工作时，该单元会经过重复检测给出锁相环足够的稳定时间恢复正常。
如图5所示，时钟选择单元6包括第一与门418、第二与门419、反相器420、第一D触发器411、第二D触发器412、第三D触发器413、第四D触发器414、第三与门415、第四与门416以及或门417；其中指示信号Error分别与第一与门418的一个输入端和反相器420的输入端相连，同时第四D触发器414的QN端接第一与门418的另一个输入端，第一与门418的输出作为第一D触发器411的D端输入；主路锁相环时钟信号的延时输出CK1分别与第一D触发器411CK端、第三D触发器413CK端、第三与门415的一输入端相连；第一D触发器411的Q端输出与第三D触发器413的D端输入相连，第三D触发器413的Q端输出接与门415的另一输入端；反相器420的输出与第三D触发器413的QN端输出作为第二与门419的输入，第二与门419的输出作为第二D触发器412的D端输入，辐路锁相环时钟信号的延时输出CK2分别与第二D触发器412的CK端相连、第四D触发器414的CK端以及第四与门416的一输入端相连；第二D触发器412的Q端输出与第四D触发器414的D端输入相连，第四D触发器414的Q端输出与与门416的另一输入端相连；第三与门415的输出和第四与门416的输出作为或门417的输入；或门417的输出即为时钟选择单元6的时钟输出信号。
其中错误指示信号Error通过反相器420得到Error取反的信号～Error，Error信号与通过时序控制后的Error相与作为第一D触发器411的输入，再经过两级D触发器411和413的时序控制，第三D触发器413的输出与主路锁相环时钟信号的的延时输出CK1作为第三与门415的输入，得到Error信号为高电平时有效输出的时钟信号；～Error信号与通过时序控制后的～Error相与作为第二D触发器412的输入，再经过两级D触发器412和414的时序控制，第四D触发器414的输出与辐路锁相环时钟信号的延时输出CK2作为第四与门416的输入，得到Error信号为低电平时有效输出的时钟信号。两路时钟信号作为或门417的输入，得到最终的时钟输出信号，即最终输出的时钟信号在Error值为高时输出CK1信号，Error值为低时输出CK2信号。
采用上述具有时序控制功能的时钟选择单元，可以消除时钟切换过程中出现的毛刺，避免***因时钟信号切换引起数据传输错误。
本发明未详细说明的内容为本发明公知常识。

Claims (6)

1.一种基于锁相环的双模自切换抗辐射加固时钟生成电路，其特征在于：包括主路锁相环(1)和辅路锁相环(2)、主路延时单元(3)和辅路延时单元(5)、误差检测单元(4)和时钟选择单元(6)；主路锁相环(1)和辅路锁相环(2)为未经过抗辐射加固的电荷泵锁相环，分别提供时钟信号输出；主路延时单元(3)对主路锁相环(1)输出的时钟信号(PLL-CLK1)进行延时得到主路锁相环时钟信号的延时输出(CK1)；辅路延时单元(5)对辅路锁相环(2)输出的时钟信号(PLL-CLK1)进行延时得到辅路锁相环时钟信号的延时输出(CK2)；所述的误差检测单元(4)对主路锁相环(1)中鉴频鉴相器的两个输出信号(UP、DN)进行检测并输出指示信号(Error)，当鉴频鉴相器的两个输出信号相同时，误差检测单元(4)输出的指示信号(Error)为第一电平信号，当鉴频鉴相器的两个输出信号不同时，误差检测单元(4)输出的指示信号(Error)为第二电平信号；时钟选择单元(6)对两路锁相环的延时输出进行选择作为最终的输出，主路锁相环时钟信号的延时输出(CK1)和辐路锁相环时钟信号的延时输出(CK2)作为时钟选择单元(6)的两个时钟输入，误差检测单元(4)输出的指示信号(Error)作为时钟选择单元(6)的控制输入，当误差检测单元(4)的指示信号为第一电平信号时，时钟选择单元(6)选择主路锁相环(1)的延时输出(CK1)为最终的输出，当误差检测单元(4)的指示信号为第二电平信号时，时钟选择单元(6)选择辅路锁相环(2)的延时输出(CK2)为最终的输出。
2.根据权利要求1所述的基于锁相环的双模自切换抗辐射加固时钟生成电路，其特征在于：所述第一电平信号为高电平，第二电平信号为低电平。
3.根据权利要求1所述的基于锁相环的双模自切换抗辐射加固时钟生成电路，其特征在于：所述的主路锁相环(1)和辅路锁相环(2)为相同的单元，分别由鉴频鉴相器(211)、电荷泵(212)、滤波器(213)、压控振荡器(214)和分频器(215)构成；外部参考信号(FREF)和分频器的输出信号作为鉴频鉴相器(211)的两个输入信号，鉴频鉴相器(211)的两个输出信号(UP)和(DN)为电荷泵(212)的输入信号，电荷泵(212)的输出接滤波器(213)的输入，滤波器(213)的输出接压控振荡器(214)的输入，压控振荡器(214)的输出作为锁相环输出的时钟信号(PLL-CLK)，同时作为分频器(215)的输入，分频器(215)的输出作为鉴频鉴相器(211)的输入，从而构成一个回路；当锁相环稳定工作时，鉴频鉴相器(211)的两个输出信号(UP、DN)为具有相同脉宽的两个脉冲周期信号，并且其上升沿和下降沿完全对齐；当锁相环工作异常时，鉴频鉴相器(211)的两个输出信号(UP、DN)脉宽发生变化，变化量与锁相环输出信号的频率和相位的变化成正比，可直接反应锁相环工作异常情况。
4.根据权利要求1所述的基于锁相环的双模自切换抗辐射加固时钟生成电路，其特征在于：所述的主路延时单元(3)和辅路延时单元(5)为相同的单元，均采用反相器链结构；输入信号通过在反相器链中的传播，使得输出信号较输入信号有相应时间的延迟时间t，其中延迟时间t应至少大于一个外部参考信号周期的时间。
5.根据权利要求1所述的基于锁相环的双模自切换抗辐射加固时钟生成电路，其特征在于：所述误差检测单元(4)由异或门(311)、滤波电容C(312)、第一驱动电路(313)、NMOS管(314)、电流源(315)、电容(316)和第二驱动电路(317)组成，主路锁相环(1)中鉴频鉴相器的两个输出信号(UP、DN)作为异或门(311)的输入，异或门(311)的输出接滤波电容C(312)的一端，并作为第一驱动电路(313)的输入，滤波电容C(312)的另一端接地；第一驱动电路(313)的输出接NMOS管(314)的栅极(a1)，NMOS管(314)的漏极(a2)与电流源(315)的输出端相连，NMOS管(314)的源极接地，电容(316)的一端与NMOS管(314)的漏极(a2)相连，电容(316)的另一端接地，NMOS管(314)用来控制电流源(315)是否对电容(316)进行充电；电流源(315)输入端与电源VDD相连；NMOS管(314)的漏极与第二驱动电路(317)的输入端相连，第二驱动电路(317)的输出端输出所述指示信号(Error)。
6.根据权利要求1所述的基于锁相环的双模自切换抗辐射加固时钟生成电路，其特征在于：时钟选择单元(6)包括第一与门(418)、第二与门(419)、反相器(420)、第一D触发器(411)、第二D触发器(412)、第三D触发器(413)、第四D触发器(414)、第三与门(415)、第四与门(416)以及或门(417)；
其中指示信号(Error)分别与第一与门(418)的一个输入端和反相器(420)的输入端相连，同时第四D触发器(414)的QN端接第一与门(418)的另一个输入端，第一与门(418)的输出作为第一D触发器(411)的D端输入；主路锁相环时钟信号的延时输出(CK1)分别与第一D触发器(411)CK端、第三D触发器(413)CK端、第三与门(415)的一输入端相连；第一D触发器(411)的Q端输出与第三D触发器(413)的D端输入相连，第三D触发器(413)的Q端输出接与门(415)的另一输入端；反相器(420)的输出与第三D触发器(413)的QN端输出作为第二与门(419)的输入，第二与门(419)的输出作为第二D触发器(412)的D端输入，辐路锁相环时钟信号的延时输出(CK2)分别与第二D触发器(412)的CK端相连、第四D触发器(414)的CK端以及第四与门416的一输入端相连；第二D触发器(412)的Q端输出与第四D触发器(414)的D端输入相连，D触发器(414)的Q端输出与与门(416)的另一输入端相连；第三与门(415)的输出和第四与门(416)的输出作为或门(417)的输入；或门(417)的输出即为时钟选择单元(6)的时钟输出信号。
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