CN118017998A - 一种无毛刺零延时的分频时钟切换电路 - Google Patents
一种无毛刺零延时的分频时钟切换电路 Download PDFInfo
- Publication number
- CN118017998A CN118017998A CN202410411871.6A CN202410411871A CN118017998A CN 118017998 A CN118017998 A CN 118017998A CN 202410411871 A CN202410411871 A CN 202410411871A CN 118017998 A CN118017998 A CN 118017998A
- Authority
- CN
- China
- Prior art keywords
- clock
- frequency division
- switching circuit
- delay
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000630 rising effect Effects 0.000 claims description 7
- 230000009286 beneficial effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000001172 regenerating effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
本发明提供了一种无毛刺低延时的分频时钟切换电路，包括可编程延迟单元、逻辑处理单元，将分频时钟在源时钟下进行寄存得到信号DIV_RR，所述可编程延迟单元用于对分频时钟进行寄存得到信号DIV_RN，所述逻辑处理单元与所述可编程延迟单元相连，所述逻辑处理单元用于对信号DIV_RR和信号DIV_RN进行与逻辑得到信号DIV_comb。本发明的有益效果是：本发明的分频时钟切换电路可以在源时钟与分频时钟之间做到无毛刺低延迟的切换，同时，基于该电路输出的分频时钟是基于源时钟通过时钟门控输出，可以做到与源时钟严格对齐同步。
Description
技术领域
本发明涉及电子技术领域，尤其涉及一种无毛刺零延时的分频时钟切换电路。
背景技术
当前在大规模芯片中，常常需要用到时钟分频切换电路，同一模块可以工作在多个时钟频率下进而达到节省功耗的目的。而在支持时钟的任意分频，而且保证（1分频）时钟切换时做到无毛刺低延迟是保证***稳定运行的重要基础。
传统的任意分频电路由基础的分频电路加上无毛刺时钟切换选择器，来保证时钟分频没有毛刺，该方式虽能做到无毛刺切换，但在切换时会存在延迟。同时对于时钟的约束也将变得复杂。
如图1所示，原始时钟clk和分频时钟divclk可以通过状态锁存的方式完成无毛刺时钟切换，由于状态锁存寄存器是在各自的时钟域下处理的，若两个时钟频率相差较大，会在时钟切换时出现较大的延迟。
发明内容
本发明提供了一种无毛刺低延时的分频时钟切换电路，包括可编程延时单元、逻辑处理单元、基本分频组合逻辑电路、第一触发器，原始时钟通过基本分频组合逻辑电路产生分频时钟，将分频时钟在源时钟下通过第一触发器寄存得到信号DIV_RR，所述可编程延时单元用于对分频时钟进行寄存得到信号DIV_DR，所述逻辑处理单元用于对信号DIV_RR和信号DIV_DR进行与逻辑得到控制信号DIV_comb；
该分频时钟切换电路还包括时钟门控单元、输出模块，所述时钟门控单元用于将分频时钟做为门控使能信号，得到门控时钟信号icg_o；所述输出模块分别与所述时钟门控单元和所述逻辑处理单元相连，所述输出模块用于将门控时钟信号icg_o与控制信号DIV_comb相或输出，得到最终的输出时钟信号clk_out。
作为本发明的进一步改进，通过可编程延时单元调整控制信号DIV_comb高电平处于源时钟最开始的上升沿与最后一个下降沿范围内，保证输出的时钟clk_out的上升边沿和下降边沿都是来自原始时钟CLK。
作为本发明的进一步改进，所述可编程延时单元能够配置延迟时长。
作为本发明的进一步改进，所述可编程延时单元配置的延迟时间小于源时钟的时钟周期。
作为本发明的进一步改进，所述可编程延时单元配置的延迟时间小于源时钟的半个时钟周期。
作为本发明的进一步改进，该分频时钟切换电路还包括第二触发器，原始时钟经过可编程延时单元得到一个相位移动的延时时钟用于对分频时钟通过第二触发器得到信号DIV_DR。
作为本发明的进一步改进，所述逻辑处理单元分别与所述第一触发器和所述第二触发器相连，所述第一触发器用于将信号DIV_RR送入所述逻辑处理单元，所述第二触发器用于将信号DIV_DR送入所述逻辑处理单元。
作为本发明的进一步改进，所述可编程延时单元包括延时基本单元、MUX选择器，所述延时基本单元为多个，多个所述延时基本单元串联，输入原始时钟做为输入时钟，通过多个延时基本单元给到MUX 选择器进行选择，所述MUX 选择器输出延时时钟信号。
本发明的有益效果是：本发明的分频时钟切换电路可以在源时钟与分频时钟之间做到无毛刺低延迟的切换，同时，基于该电路输出的分频时钟是基于源时钟通过时钟门控输出，可以做到与源时钟严格对齐同步。
附图说明
图1是现有无毛刺时钟切换电路图；
图2是本发明分频时钟切换电路示意图；
图3是可编程延时单元图；
图4是三分频时钟切换输出图；
图5是四分频时钟切换时序图。
具体实施方式
本发明公开了一种无毛刺低延时的分频时钟切换电路，包括可编程延迟单元、逻辑处理单元、基本分频组合逻辑电路、第一触发器、第二触发器，原始时钟（clk）通过基本分频组合逻辑电路产生分频时钟（divclk） 同时在源时钟下通过第一触发器寄存得到信号DIV_RR， 所述原始时钟经过可编程延时单元得到一个相位移动的延时时钟（clk_dly）用于对分频时钟（divclk）通过第二触发器得到信号DIV_ DR，所述逻辑处理单元用于对信号DIV_RR和信号DIV_DR进行与逻辑得到控制信号DIV_comb；
该分频时钟切换电路还包括时钟门控单元、输出模块，所述时钟门控单元用于将分频时钟做为门控使能信号，得到门控时钟输出信号icg_o；所述输出模块分别与所述时钟门控单元和所述逻辑处理单元相连，所述输出模块用于将门控时钟icg_o与控制信号DIV_comb相或输出得到最终的输出时钟信号clk_out。
本发明的技术方案旨在通过控制时钟门控的方式将源时钟按照分频时钟的频率输出，保证输出时钟的上升沿和下降沿都继承原时钟。代替了传统的源时钟与分频时钟二选一的输出方式。
为了解决现有时钟切换时出现较大延迟的技术问题，以及在物理实现过程中约束复杂问题。本发明给出了新的电路设计，将分频时钟处理后作用到源时钟的时钟门控前后，基于此，当选择输出时钟为分频时钟时，控制逻辑会通过控制时钟门控后再生成新的分频时钟直接输出，在切换时钟频率时做到无毛刺低延迟输出。技术方案如图2所示，通过基本分频组合逻辑输出分频时钟divclk，然后将分频时钟（divclk）分别在源时钟和可编程延时单元后的时钟下进行寄存得到信号DIV_RR和信号DIV_DR，并做与逻辑得到控制信号DIV_comb，需要通过可编程延时单元调整与逻辑后的信号（DIV_comb）高电平处于源时钟最开始的上升沿与最后一个下降沿范围内。将分频时钟做为时钟门控的使能信号，并将门控后的时钟输出信号icg_o与控制信号DIV_comb相或输出，由此保证输出的分频时钟可以由源时钟通过时钟门控产生。当输出信号进行切换时可通过时钟选择信号选择将分频时钟的输出给屏蔽掉或输出分频时钟。时钟选择信号为1表示选择原始时钟（clk），为0表示选择分频时钟（divclk）。该电路输出的源时钟和分频时钟都是由源时钟通过时钟门控产生，不会牵涉到寄存器时钟输出和原始时钟的切换，因此可以做到无毛刺低延迟输出。可编程延时单元可根据实际需求配置延迟时长，延迟时间应小于源时钟的半个时钟周期，其结构如图3所示。以三分频和四分频举例，如图4、5所示。
本发明通过在时钟上加入可编程延时单元如图3，输入原始时钟clk 做为输入时钟，通过一长串的延时基本单元，给到MUX 选择器进行选择，输出延时时钟信号确保信号DIV_comb在不同源时钟频率以及不同物理实现情况下灵活控制输出的分频时钟上升沿和下降沿都与源时钟严格的相位关系。做到一个可以配置的逻辑，来保证电路的可调整型。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (8)
1.一种无毛刺低延时的分频时钟切换电路，其特征在于：包括可编程延时单元、逻辑处理单元、基本分频组合逻辑电路、第一触发器，原始时钟通过基本分频组合逻辑电路产生分频时钟，将分频时钟在源时钟下通过第一触发器寄存得到信号DIV_RR，所述可编程延时单元用于对分频时钟进行寄存得到信号DIV_DR，所述逻辑处理单元用于对信号DIV_RR和信号DIV_DR进行与逻辑得到控制信号DIV_comb；
该分频时钟切换电路还包括时钟门控单元、输出模块，所述时钟门控单元用于将分频时钟做为门控使能信号，得到门控时钟信号icg_o；所述输出模块分别与所述时钟门控单元和所述逻辑处理单元相连，所述输出模块用于将门控时钟信号icg_o与控制信号DIV_comb相或输出，得到最终的输出时钟信号clk_out。
2.根据权利要求1所述的分频时钟切换电路，其特征在于：通过可编程延时单元调整控制信号DIV_comb高电平处于源时钟最开始的上升沿与最后一个下降沿范围内，保证输出的时钟clk_out的上升边沿和下降边沿都是来自原始时钟CLK。
3.根据权利要求1所述的分频时钟切换电路，其特征在于：所述可编程延时单元能够配置延迟时长。
4.根据权利要求3所述的分频时钟切换电路，其特征在于：所述可编程延时单元配置的延迟时间小于源时钟的时钟周期。
5.根据权利要求4所述的分频时钟切换电路，其特征在于：所述可编程延时单元配置的延迟时间小于源时钟的半个时钟周期。
6.根据权利要求1所述的分频时钟切换电路，其特征在于：该分频时钟切换电路还包括第二触发器，原始时钟经过可编程延时单元得到一个相位移动的延时时钟用于对分频时钟通过第二触发器得到信号DIV_DR。
7.根据权利要求6所述的分频时钟切换电路，其特征在于：所述逻辑处理单元分别与所述第一触发器和所述第二触发器相连，所述第一触发器用于将信号DIV_RR送入所述逻辑处理单元，所述第二触发器用于将信号DIV_DR送入所述逻辑处理单元。
8.根据权利要求6所述的分频时钟切换电路，其特征在于：所述可编程延时单元包括延时基本单元、MUX选择器，所述延时基本单元为多个，多个所述延时基本单元串联，输入原始时钟做为输入时钟，通过多个延时基本单元给到MUX 选择器进行选择，所述MUX 选择器输出延时时钟信号。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410411871.6A CN118017998B (zh) | 2024-04-08 | 2024-04-08 | 一种无毛刺零延时的分频时钟切换电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410411871.6A CN118017998B (zh) | 2024-04-08 | 2024-04-08 | 一种无毛刺零延时的分频时钟切换电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN118017998A true CN118017998A (zh) | 2024-05-10 |
| CN118017998B CN118017998B (zh) | 2024-06-11 |
Family
ID=90954954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410411871.6A Active CN118017998B (zh) | 2024-04-08 | 2024-04-08 | 一种无毛刺零延时的分频时钟切换电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN118017998B (zh) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040267848A1 (en) * | 2003-01-10 | 2004-12-30 | Govindarajan Subash Chandar | Clock divider with glitch free dynamic divide-by change |
| JP2013115529A (ja) * | 2011-11-28 | 2013-06-10 | Sanyo Electric Co Ltd | クロック分周装置 |
| CN203117836U (zh) * | 2012-12-19 | 2013-08-07 | 江苏东大集成电路***工程技术有限公司 | 一种时钟切换电路 |
| CN104536511A (zh) * | 2014-12-03 | 2015-04-22 | 泰斗微电子科技有限公司 | 一种基于rtc计时的时钟切换电路 |
| CN105610430A (zh) * | 2015-12-23 | 2016-05-25 | 北京时代民芯科技有限公司 | 一种基于锁相环的双模自切换抗辐射加固时钟生成电路 |
| CN115714597A (zh) * | 2022-11-18 | 2023-02-24 | 山东云海国创云计算装备产业创新中心有限公司 | 一种通用的pll时钟控制电路和soc芯片 |
| US20230341891A1 (en) * | 2022-04-24 | 2023-10-26 | Artery Technology Company | Glitch-free clock switching circuit with clock loss tolerance and operation method thereof and glitch-free clock switching device |
| CN117811539A (zh) * | 2023-11-17 | 2024-04-02 | 北京国科天迅科技股份有限公司 | Fpga时钟无毛刺切换电路 |
-
2024
- 2024-04-08 CN CN202410411871.6A patent/CN118017998B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040267848A1 (en) * | 2003-01-10 | 2004-12-30 | Govindarajan Subash Chandar | Clock divider with glitch free dynamic divide-by change |
| JP2013115529A (ja) * | 2011-11-28 | 2013-06-10 | Sanyo Electric Co Ltd | クロック分周装置 |
| CN203117836U (zh) * | 2012-12-19 | 2013-08-07 | 江苏东大集成电路***工程技术有限公司 | 一种时钟切换电路 |
| CN104536511A (zh) * | 2014-12-03 | 2015-04-22 | 泰斗微电子科技有限公司 | 一种基于rtc计时的时钟切换电路 |
| CN105610430A (zh) * | 2015-12-23 | 2016-05-25 | 北京时代民芯科技有限公司 | 一种基于锁相环的双模自切换抗辐射加固时钟生成电路 |
| US20230341891A1 (en) * | 2022-04-24 | 2023-10-26 | Artery Technology Company | Glitch-free clock switching circuit with clock loss tolerance and operation method thereof and glitch-free clock switching device |
| CN115714597A (zh) * | 2022-11-18 | 2023-02-24 | 山东云海国创云计算装备产业创新中心有限公司 | 一种通用的pll时钟控制电路和soc芯片 |
| CN117811539A (zh) * | 2023-11-17 | 2024-04-02 | 北京国科天迅科技股份有限公司 | Fpga时钟无毛刺切换电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN118017998B (zh) | 2024-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6204695B1 (en) | Clock-gating circuit for reducing power consumption | |
| US5963075A (en) | Large scale integrated circuit having functional blocks controlled with clock signals that conduct setting operations at different times | |
| US6744289B2 (en) | Clock divider circuit with duty cycle correction and minimal additional delay | |
| US6563349B2 (en) | Multiplexor generating a glitch free output when selecting from multiple clock signals | |
| US6429715B1 (en) | Deskewing clock signals for off-chip devices | |
| US20080068060A1 (en) | Low-Power, Programmable Multi-Stage Delay Cell | |
| US5915107A (en) | Cross clock domain clocking for a system using two clock frequencies where one frequency is fractional multiple of the other | |
| US7245168B2 (en) | Clock selection circuit and digital processing system for reducing glitches | |
| JP3995142B2 (ja) | 半導体集積回路 | |
| CN106452394A (zh) | 一种具有自动复位功能的时钟切换结构 | |
| US5117443A (en) | Method and apparatus for operating at fractional speeds in synchronous systems | |
| JP3851113B2 (ja) | デスキュー回路を有するクロック生成器 | |
| US8427252B2 (en) | Oscillators with low power mode of operation | |
| US10530375B1 (en) | High speed frequency divider | |
| US7068080B1 (en) | Method and apparatus for reducing power consumption within a logic device | |
| US6028463A (en) | Programmable clock manager for a programmable logic device that can generate at least two different output clocks | |
| CN118017998B (zh) | 一种无毛刺零延时的分频时钟切换电路 | |
| US20030145244A1 (en) | Glitchless clock selection circuit | |
| CN113985960B (zh) | ***时钟无毛刺切换电路及其复位实现方法 | |
| JP2003174358A (ja) | プログラマブル論理回路およびそのクロック制御方法 | |
| US6982573B2 (en) | Switchable clock source | |
| JP3779073B2 (ja) | クロック制御装置 | |
| US6774681B2 (en) | Switchable clock source | |
| CN220651254U (zh) | 集成电路和片上*** | |
| Sindhu et al. | Highly reconfigurable pulsewidth control circuit with programmable duty cycle |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |