CN107068106B - 移位寄存器单元、驱动方法、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元、驱动方法、栅极驱动电路和显示装置 Download PDF

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Abstract

本发明提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。所述移位寄存器单元包括：起始单元；上拉节点控制单元；下拉节点控制单元；栅极驱动信号输出单元；第一电容单元；以及，上拉节点降噪单元，分别与降噪控制端、所述上拉节点和所述低电平输入端连接，用于在所述降噪控制端的控制下控制所述上拉节点与所述低电平输入端之间连接或断开。本发明可以实现栅极驱动信号稳定输出。

Description

移位寄存器单元、驱动方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示驱动技术领域，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。
背景技术
目前随着液晶面板业竞争趋于激烈，降低面板成本成为面板厂商的首选方法，其中GOA(Gate On Array，设置在阵列基板上的栅极驱动)电路的采用可以减少IC(Integrated Circuit，集成电路)使用量，因此成为降低成本的一个直接的方法。噪声降低是GOA电路设计的一个考虑重点，现有的GOA电路输出噪声高、稳定性差。
发明内容
本发明的主要目的在于提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，解决现有的移位寄存器单元无法很好的对上拉节点和栅极驱动信号输出端进行降噪，从而无法实现栅极驱动信号的稳定有效输出的问题。
为了达到上述目的，本发明提供了一种移位寄存器单元，包括：
起始单元，分别与起始端和上拉节点连接；
上拉节点控制单元，分别与所述上拉节点、第一时钟信号输入端和下拉节点连接；
下拉节点控制单元，分别与所述第一时钟信号输入端、所述下拉节点、所述起始端和所述上拉节点连接；
栅极驱动信号输出单元，分别与第二时钟信号输入端、所述上拉节点、所述下拉节点、低电平输入端和栅极驱动信号输出端连接；
第一电容单元，连接于所述上拉节点和所述栅极驱动信号输出端之间；以及，
上拉节点降噪单元，分别与降噪控制端、所述上拉节点和所述低电平输入端连接，用于在所述降噪控制端的控制下，控制所述上拉节点与所述低电平输入端之间连接或断开。
实施时，本发明所述的移位寄存器单元还包括：
第二电容单元，连接于所述下拉节点和所述低电平输入端之间，用于控制维持下拉节点的电位。
实施时，所述栅极驱动信号输出单元具体用于在所述上拉节点和所述下拉节点的控制下，控制所述栅极驱动信号输出端与所述第二时钟信号输入端或所述低电平输入端连接；
所述移位寄存器单元还包括：
起始信号输出单元，分别与所述第二时钟信号输入端、所述上拉节点、所述下拉节点、所述低电平输入端和起始信号输出端连接，用于在所述上拉节点和所述下拉节点的控制下，控制所述起始信号输出端与所述第二时钟信号输入端或所述低电平输入端连接；以及，
第三电容单元，连接于所述上拉节点与所述起始信号输出端之间。
实施时，所述降噪控制端与所述下拉节点连接；所述上拉节点降噪单元包括：上拉节点降噪晶体管，栅极与所述降噪控制端连接，第一极与所述上拉节点连接，第二极与所述低电平输入端连接。
实施时，所述栅极驱动信号输出单元包括：
第一栅极驱动信号输出晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，
第二栅极驱动信号输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述低电平输入端连接；
所述起始信号输出单元包括：
第一起始信号输出晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述起始信号输出端连接；以及，
第二起始信号输出晶体管，栅极与所述下拉节点连接，第一极与所述起始信号输出端连接，第二极与所述低电平输入端连接；
所述第二电容单元包括：
第一输出电容，第一端与所述第二栅极驱动信号输出晶体管的栅极连接，第二端与所述低电平输入端连接；以及，
第二输出电容，第一端与所述第二起始信号输出晶体管的栅极连接，第二端与所述低电平输入端连接。
实施时，所述上拉节点控制单元包括上拉控制节点；所述上拉节点控制单元还分别与高电平输入端和所述低电平输入端连接，用于当所述第一时钟信号输入端输入高电平时控制所述上拉控制节点与所述低电平输入端连接，当所述下拉节点的电位为高电平时控制所述上拉控制节点与所述低电平输入端连接，并在所述高电平输入端的控制下控制所述上拉控制节点与所述上拉节点连接。
实施时，所述上拉节点控制单元包括：
第一上拉节点控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述上拉控制节点连接，第二极与所述低电平输入端连接；
第二上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉控制节点连接，第二极与所述低电平输入端连接；以及，
第三上拉节点控制晶体管，栅极与所述高电平输入端连接，第一极与所述上拉节点连接，第二极与所述上拉控制节点连接。
实施时，所述起始单元用于当所述起始端输入高电平时控制所述上拉节点的电位为高电平；
所述下拉节点控制单元包括下拉控制节点；所述下拉节点控制单元还与高电平输入端和所述低电平输入端连接，用于当所述上拉节点的电位为高电平时控制所述下拉节点与所述低电平输入端连接，当所述起始端输入高电平时控制所述下拉节点与所述低电平输入端连接，当所述第一时钟信号输入端输入高电平时控制所述下拉控制节点的电位为高电平，并在所述高电平输入端的控制下控制所述下拉控制节点与所述下拉节点连接。
实施时，所述下拉节点控制单元包括：
第一下拉节点控制晶体管，栅极与所述上拉控制节点连接，第一极与所述下拉节点连接，第二极与所述低电平输入端连接；
第二下拉节点控制晶体管，栅极与所述起始端连接，第一极与所述下拉节点连接，第二极与所述低电平输入端连接；
第三下拉节点控制晶体管，栅极和第一极都与所述第一时钟信号输入端连接，第二极与所述下拉控制节点连接；以及，
第四下拉节点控制晶体管，栅极与所述高电平输入端连接，第一极与所述下拉控制节点连接，第二极与所述下拉节点连接。
实施时，本发明所述的移位寄存器单元还包括：复位单元，分别与复位端和所述下拉控制节点连接，用于在所述复位端的控制下控制所述下拉控制节点的电位。
本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括：在每一显示周期，
在第一阶段，第一时钟信号输入端和第二时钟信号输入端都输入低电平，在起始端的控制下，起始单元控制上拉节点与所述起始端连接，从而通过所述起始端为第一电容单元充电，使得所述上拉节点的电位为高电平；在所述起始端和所述上拉节点的控制下，下拉节点控制单元控制使得下拉节点的电位为低电平；栅极驱动信号输出单元在所述上拉节点的控制下控制栅极驱动信号输出端与所述第二时钟信号输入端连接，从而使得所述栅极驱动信号输出端输出低电平；在降噪控制端的控制下，上拉节点降噪单元控制所述上拉节点与低电平输入端之间断开；
在第二阶段，所述第一时钟信号输入端输入低电平，所述第二时钟信号输入端输入高电平，所述第一电容单元自举拉升所述上拉节点的电位；在所述上拉节点的控制下，所述下拉节点控制单元继续控制使得所述下拉节点的电位为低电平；所述栅极驱动信号输出单元在所述上拉节点的控制下控制所述栅极驱动信号输出端与所述第二时钟信号输入端连接，从而使得所述栅极驱动信号输出端输出高电平；在所述降噪控制端的控制下，所述上拉节点降噪单元控制所述上拉节点与所述低电平输入端之间断开；
在第三阶段，所述第一时钟信号输入端和所述第二时钟信号输入端都输入低电平，由于所述第二时钟信号输入端变为输入低电平，由于所述第一电容单元的作用，使得所述上拉节点的电位跳变到所述上拉节点在第一阶段的电位，所述上拉节点的电位仍为高电平；在所述上拉节点的控制下，所述下拉节点控制单元继续控制使得所述下拉节点的电位为低电平；所述栅极驱动信号输出单元在所述上拉节点的控制下控制所述栅极驱动信号输出端与所述第二时钟信号输入端连接，从而使得所述栅极驱动信号输出端输出低电平；在所述降噪控制端的控制下，所述上拉节点降噪单元控制所述上拉节点与所述低电平输入端之间断开；
在第四阶段，所述第一时钟信号输入端输入高电平，所述第二时钟信号输入端输入低电平，在所述第一时钟信号输入端的控制下，上拉节点控制单元控制所述上拉节点的电位为低电平，所述下拉节点控制单元控制所述下拉节点的电位为高电平，所述栅极驱动信号输出单元在所述下拉节点的控制下控制所述栅极驱动信号输出端与所述低电平输入端连接，在所述降噪控制端的控制下，所述上拉节点降噪单元控制所述上拉节点与所述低电平输入端连接；
在第四阶段结束后，所述第一时钟信号输入端间隔输入低电平、高电平，当所述第一时钟信号输入端输入高电平时，在该第一时钟信号输入端的控制下，所述上拉节点控制单元持续控制所述上拉节点的电位为低电平，所述下拉节点控制单元持续控制所述下拉节点的电位为高电平，所述栅极驱动信号输出单元在所述下拉节点的控制下持续控制所述栅极驱动信号输出端与所述低电平输入端连接，在所述降噪控制端的控制下，所述上拉节点降噪单元控制所述上拉节点与所述低电平输入端连接。
实施时，当所述移位寄存器单元还包括复位单元时，每一显示周期在所述第一阶段之前还包括复位阶段；
所述驱动方法还包括：
在所述复位阶段，复位端输入高电平，所述第一时钟信号输入端和所述第二时钟信号输入端都输入低电平，在所述复位端的控制下，所述复位单元控制所述下拉节点与所述复位端连接，从而使得所述下拉节点的电位为高电平，所述上拉节点控制单元在所述下拉节点的控制下控制所述上拉节点的电位为低电平，所述栅极驱动信号输出端在所述上拉节点的控制下控制所述栅极驱动信号输出端与所述第二时钟信号输入端连接，从而使得所述栅极驱动信号输出端输出低电平，在所述降噪控制端的控制下，所述上拉节点降噪单元控制所述上拉节点与所述低电平输入端连接。
实施时，由所述第一时钟信号输入端输入的第一时钟信号的周期和由所述第二时钟信号输入端输入的第二时钟信号的周期都为T，所述第一时钟信号和所述第二时钟信号的占空比都为1/4，所述第一时钟信号比所述第二时钟信号延迟T/2。
本发明还提供了一种栅极驱动电路，所述栅极驱动电路包括多个级联的上述的移位寄存器单元；除了第一级所述移位寄存器单元之外，每一级所述移位寄存器单元的起始端与相邻上一级所述移位寄存器单元的栅极驱动信号输出端连接；或者，
所述栅极驱动电路包括多个级联的上述的移位寄存器单元；除了第一级所述移位寄存器单元之外，每一级所述移位寄存器单元的起始端与相邻上一级所述移位寄存器单元的起始信号输出端连接。
本发明还提供了一种显示装置，包括上述的栅极驱动电路。
与现有技术相比，本发明所述的移位寄存器单元、驱动方法、栅极驱动电路和显示装置采用上拉节点降噪单元以对上拉节点和栅极驱动信号输出端进行降噪，并通过电容单元使得上拉节点的电位和下拉节点的电位更加稳定有效，以实现栅极驱动信号稳定输出。
附图说明
图1是本发明实施例所述的移位寄存器单元的结构图；
图2是本发明另一实施例所述的移位寄存器单元的结构图；
图3A是本发明又一实施例所述的移位寄存器单元的结构图；
图3B是本发明另一实施例所述的移位寄存器单元的结构图；
图4是本发明再一实施例所述的移位寄存器单元的结构图；
图5是本发明另一实施例所述的移位寄存器单元的结构图；
图6是本发明又一实施例所述的移位寄存器单元的结构图；
图7是本发明再一实施例所述的移位寄存器单元的结构图；
图8是本发明又一实施例所述的移位寄存器单元的结构图；
图9是本发明所述的移位寄存器单元的一具体实施例的电路图；
图10是本发明所述的移位寄存器单元的该具体实施例的工作时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。在实际操作时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。
如图1所示，本发明实施例所述的移位寄存器单元包括：
起始单元11，分别与起始端STV和上拉节点PU连接；
上拉节点控制单元12，分别与所述上拉节点PU、输入第一时钟信号CKB的第一时钟信号输入端和下拉节点PD连接；
下拉节点控制单元13，分别与所述输入第一时钟信号CKB的第一时钟信号输入端、所述下拉节点PD、所述起始端STV和所述上拉节点PU连接；
栅极驱动信号输出单元14，分别与输入第二时钟信号CK的第二时钟信号输入端、所述上拉节点PU、所述下拉节点PD、栅极驱动信号输出端OUT和输入低电平VSS的低电平输入端连接；
上拉节点降噪单元15，分别与降噪控制端NC、所述上拉节点PU和所述输入低电平VSS的低电平输入端连接，用于在所述降噪控制端NC的控制下，控制所述上拉节点PU与所述低电平输入端之间连接或断开；以及，
第一电容单元16，连接于所述上拉节点PU和所述栅极驱动信号输出端OUT之间。
在如图1所示的实施例中，所述第一电容单元16用于控制维持上拉节点PU的电位。
本发明实施例所述的移位寄存器单元采用了上拉节点降噪单元15，在所述降噪控制端NC的控制下控制所述上拉节点PU是否与所述低电平输入端连接，在降噪控制端NC的控制下对上拉节点进行降噪。本发明实施例所述的移位寄存器单元具有噪声低、稳定性好的优点，可以大大提高面板良率。
在本发明如图1所示的实施例中，通过栅极驱动信号输出端OUT为相邻下一级移位寄存器单元提供起始信号。
如图2所示，在图1所示的移位寄存器单元的实施例的基础上，本发明实施例所述的移位寄存器单元还可以包括：
第二电容单元17，连接于所述下拉节点PD与所述输入低电平VSS的低电平输入端之间。
本发明实施例所述的移位寄存器单元与现有技术的另一个区别在于，除了包含第一电容单元16之外还采用了一个电容单元：第二电容单元17，连接于所述下拉节点PD与所述低电平输入端之间；第二电容单元17用于维持下拉节点PD的电位。
在实际操作时，所述栅极驱动信号输出单元具体用于在所述上拉节点和所述下拉节点的控制下，控制所述栅极驱动信号输出端与所述第二时钟信号输入端或所述低电平输入端连接；
所述移位寄存器单元还包括：
起始信号输出单元，分别与所述第二时钟信号输入端、所述上拉节点、所述下拉节点、所述低电平输入端和起始信号输出端连接，用于在所述上拉节点和所述下拉节点的控制下，控制所述起始信号输出端与所述第二时钟信号输入端或所述低电平输入端连接；以及，
第三电容单元，连接于所述上拉节点与所述起始信号输出端连接。
如图3A所示，在本发明如图2所示的移位寄存器单元的实施例的基础上，本发明另一实施例所述的移位寄存器单元还包括：
起始信号输出单元18，分别与所述输入第二时钟信号CK的第二时钟信号输入端、所述上拉节点PU、所述下拉节点PD、输入低电平VSS的低电平输入端和起始信号输出端STV_OUT连接，用于在所述上拉节点PU和所述下拉节点PD的控制下，控制所述起始信号输出端STV_OUT与所述第二时钟信号输入端和/或所述低电平输入端连接；以及，
第三电容单元19，连接于所述上拉节点PU与所述起始信号输出端STV_OUT连接。
在如图3A所示的移位寄存器单元的实施例中，增设了起始信号输出单元18，通过起始信号输出端STV_OUT为相邻下一级移位寄存器单元提供起始信号，增强了移位寄存器单元的驱动能力；所述第三电容单元19用于进一步维持上拉节点PU的电位。
根据一种具体实施方式，在图3A所示的移位寄存器单元的实施例的基础上，如图3B所示，所述降噪控制端NC可以与所述上拉节点PU连接；
所述上拉节点降噪单元15包括：上拉节点降噪晶体管T12，栅极与所述降噪控制端NC连接，第一极与所述上拉节点PU连接，第二极与输入低电平VSS的低电平输入端连接；所述上拉节点降噪晶体管可以为n型晶体管。
在实际操作时，所述降噪控制端也可以与其他端子连接，所述降噪控制端只需能够输出相应的降噪控制信号，以在相应的时间段能够控制对上拉节点进行降噪即可。例如，所述降噪控制端也可以与第一时钟信号输入端连接。
在实际操作时，第一时钟信号的周期和第二时钟信号的周期可以都为T，第一时钟信号和第二时钟信号的占空比可以都为1/4，所述第二时钟信号比所述第一时钟信号延迟T/2。
在实际操作时，所述栅极驱动信号输出单元可以包括：
第一栅极驱动信号输出晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，
第二栅极驱动信号输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述低电平输入端连接；
所述起始信号输出单元可以包括：
第一起始信号输出晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述起始信号输出端连接；以及，
第二起始信号输出晶体管，栅极与所述下拉节点连接，第一极与所述起始信号输出端连接，第二极与所述低电平输入端连接；
所述第二电容单元可以包括：
第一输出电容，第一端与所述第二栅极驱动信号输出晶体管的栅极连接，第二端与所述低电平输入端连接；以及，
第二输出电容，第一端与所述第二起始信号输出晶体管的栅极连接，第二端与所述低电平输入端连接。
在具体实施时，如图4所示，在图3所示的移位寄存器单元的实施例的基础上，所述上拉节点控制单元12可以包括上拉控制节点(图4中未示出)；所述上拉节点控制单元12还分别与输入高电平VDD的高电平输入端和输入低电平VSS的低电平输入端连接，用于当所述输入第一时钟信号CKB的第一时钟信号输入端输入高电平时控制所述上拉控制节点(图4中未示出)与所述输入低电平VSS的低电平输入端，当所述下拉节点PD的电位为高电平时控制所述上拉控制节点(图4中未示出)与所述输入低电平VSS的低电平输入端连接，并在所述输入高电平VDD的高电平输入端的控制下控制所述上拉控制节点(图4中未示出)与所述上拉节点PU连接。
根据一种具体实施方式，所述上拉节点控制单元可以包括：
第一上拉节点控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述上拉控制节点连接，第二极与所述低电平输入端连接；
第二上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉控制节点连接，第二极与所述低电平输入端连接；以及，
第三上拉节点控制晶体管，栅极与所述高电平输入端连接，第一极与所述上拉节点连接，第二极与所述上拉控制节点连接。
如图5所示，在如图4所示的移位寄存器单元的基础上，所述上拉节点控制单元12可以包括：
第一上拉节点控制晶体管T3，栅极与所述输入第一时钟信号CKB的第一时钟信号输入端连接，漏极与所述上拉控制节点PUCN连接，源极与所述输入低电平VSS的低电平输入端连接；
第二上拉节点控制晶体管T4，栅极与所述下拉节点PD连接，漏极与所述上拉控制节点PUCN连接，源极与所述输入低电平VSS的低电平输入端连接；以及，
第三上拉节点控制晶体管T7，栅极与所述输入高电平VDD的高电平输入端连接，漏极与所述上拉节点PU连接，源极与所述上拉控制节点PUCN连接。
在图5所示的实施例中，以T3、T4和T7都为n型晶体管为例说明。
本发明如图5所示的移位寄存器单元的实施例在工作时，
当第一时钟信号CKB为高电平时，T3打开，以使得所述上拉控制节点PUCN接入低电平VSS；当第一时钟信号CKB为低电平时，T3关闭，以使得所述上拉控制节点PUCN不与所述输入低电平VSS的低电平输入端电导通连接；
当所述下拉节点PD的电位为高电平时，T4打开，以使得所述上拉控制节点PU接入低电平VSS；当所述下拉节点PD的电位为低电平时，T4关闭，以使得所述上拉控制节点PUCN不与所述输入低电平VSS的低电平输入端电导通连接；
由于T7的栅极接入高电平VDD，因此V7常开，使得上拉节点PU与上拉控制节点PUCN之间电导通连接。
在具体实施时，所述起始单元可以用于当所述起始端输入高电平时控制所述上拉节点的电位为高电平；
所述下拉节点控制单元可以包括下拉控制节点；所述下拉节点控制单元还与高电平输入端和所述低电平输入端连接，用于当所述上拉节点的电位为高电平时控制所述下拉节点与所述低电平输入端连接，当所述起始端输入高电平时控制所述下拉节点与所述低电平输入端连接，当所述第一时钟信号输入端输入高电平时控制所述下拉控制节点的电位为高电平，并在所述高电平输入端的控制下控制所述下拉控制节点与所述下拉节点连接。
如图6所示，在如图3所示的移位寄存器单元的基础上，所述起始单元11用于当所述起始端STV输入高电平时控制所述上拉节点PU的电位为高电平；
所述下拉节点控制单元13可以包括下拉控制节点PDCN(图6中未示出)；所述下拉节点控制单元13还与所述输入高电平VDD的高电平输入端和所述输入低电平VSS的低电平输入端连接，用于当所述上拉节点PU的电位为高电平时控制所述下拉节点PD与所述输入低电平VSS的低电平输入端连接，当所述起始端STV输入高电平时控制所述下拉节点PD与所述输入低电平VSS的低电平输入端连接，当所述输入第一时钟信号CKB的第一时钟信号输入端输入高电平时控制所述下拉控制节点PDCN(图6中未示出)的电位为高电平，并在所述输入高电平VDD的高电平输入端的控制下控制所述下拉控制节点PDCN(图6中未示出)与所述下拉节点PD连接。
根据一种具体实施方式，所述下拉节点控制单元可以包括：
第一下拉节点控制晶体管，栅极与所述上拉控制节点连接，第一极与所述下拉节点连接，第二极与所述低电平输入端连接；
第二下拉节点控制晶体管，栅极与所述起始端连接，第一极与所述下拉节点连接，第二极与所述低电平输入端连接；
第三下拉节点控制晶体管，栅极和第一极都与所述第一时钟信号输入端连接，第二极与所述下拉控制节点连接；以及，
第四下拉节点控制晶体管，栅极与所述高电平输入端连接，第一极与所述下拉控制节点连接，第二极与所述下拉节点连接。
如图7所示，在如图6所示的移位寄存器单元的基础上，所述下拉节点控制单元13包括：
第一下拉节点控制晶体管T8，栅极与所述上拉控制节点PUCN连接，漏极与所述下拉节点PD连接，源极与所述输入低电平VSS的低电平输入端连接；
第二下拉节点控制晶体管T6，栅极与所述起始端STV连接，漏极与所述下拉节点PD连接，源极与所述输入低电平VSS的低电平输入端连接；
第三下拉节点控制晶体管T10，栅极和漏极都与所述输入第一时钟信号CLKB的第一时钟信号输入端连接，源极与所述下拉控制节点PDCN连接；以及，
第四下拉节点控制晶体管T11，栅极与所述输入高电平VDD的高电平输入端连接，漏极与所述下拉控制节点PDCN连接，源极与所述下拉节点PD连接。
在图7所示的实施例中，以T8、T6、T10和T11都为n型晶体管为例说明。
本发明如图7所示的移位寄存器单元的实施例在工作时，
当所述上拉节点PU的电位为高电平时，T8打开，以使得下拉节点PD接入VSS；当所述上拉节点PU的电位为低电平时，T8关闭，以断开下拉节点PD与低电平输入端之间的连接；
当所述起始端STV输入高电平时，T6打开，以使得下拉节点PD接入低电平VSS；当所述起始端STV输入低电平时，T6关闭，以断开下拉节点PD与低电平输入端之间的连接；
当所述第一时钟信号CLKB为高电平时，T10打开，以使得第一时钟信号输入端与下拉控制节点PDCN连接，从而使得下拉控制节点PDCN的电位为高电平；当所述第一时钟信号CLKB为低电平时，T10关闭，以断开第一时钟信号输入端与下拉控制节点PDCN之间的连接；
由于T11的栅极与高电平输入端连接，因此T11常开，使得下拉控制节点PDCN与下拉节点PD之间电导通连接。
如图8所示，在如图7所示的移位寄存器单元的基础上，本发明实施例所述的移位寄存器单元还包括：复位单元110，分别与复位端Reset和所述下拉控制节点PDCN连接，用于在所述复位端Reset的控制下控制所述下拉控制节点PDCN的电位。
在实际操作时，当需要控制下拉节点PD的电位为低电平时，可以通过复位端Reset控制复位单元110，控制所述下拉控制节点PDCN的电位来实现。
下面通过一具体实施例来说明本发明所述的移位寄存器单元。如图9所示，本发明所述的移位寄存器单元的一具体实施例包括起始单元、上拉节点控制单元、下拉节点控制单元、栅极驱动信号输出单元、上拉节点降噪单元、第一电容单元、第二电容单元、起始信号输出单元、第三电容单元、复位单元、栅极驱动信号输出端OUT和起始信号输出端STV_OUT；
所述起始单元包括：起始晶体管T1，栅极和漏极都与起始端STV连接，源极与上拉控制节点PUCN连接；
降噪控制端包括下拉节点PD；
所述上拉节点降噪单元包括：上拉节点降噪晶体管T12，栅极与所述下拉节点PD连接，漏极与上拉节点PU连接，源极与输入低电平VSS的低电平输入端连接；
所述栅极驱动信号输出单元包括：
第一栅极驱动信号输出晶体管T13，栅极与所述上拉节点PU连接，漏极与输入第二时钟信号CK的第二时钟信号输入端连接，源极与所述栅极驱动信号输出端OUT连接；以及，
第二栅极驱动信号输出晶体管T14，栅极与所述下拉节点PD连接，漏极与所述栅极驱动信号输出端OUT连接，源极与输入低电平VSS的低电平输入端连接；
所述起始信号输出单元包括：
第一起始信号输出晶体管T15，栅极与所述上拉节点PU连接，漏极与所述输入第二时钟信号CK的第二时钟信号输入端连接，源极与所述起始信号输出端STV_OUT连接；以及，
第二起始信号输出晶体管T16，栅极与所述下拉节点PD连接，漏极与所述起始信号输出端STV_OUT连接，第二极与所述输入低电平VSS的低电平输入端连接；
所述第一电容单元包括：存储电容C1，第一端与所述上拉节点PU连接，第二端与所述栅极驱动信号输出端OUT连接；
所述第二电容单元包括：
第一输出电容C3，第一端与所述第二栅极驱动信号输出晶体管T14的栅极连接，第二端与所述输入低电平VSS的低电平输入端连接；以及，
第二输出电容C4，第一端与所述第二起始信号输出晶体管T16的栅极连接，第二端与所述输入低电平VSS的低电平输入端连接；
所述第三电容单元包括：起始电容C2，第一端与所述上拉节点PU连接，第二端与所述起始信号输出端STV_OUT连接；
所述上拉节点控制单元包括：
第一上拉节点控制晶体管T3，栅极与输入第一时钟信号CKB的第一时钟信号输入端连接，漏极与上拉控制节点PUCN连接，源极与所述输入低电平VSS的低电平输入端连接；
第二上拉节点控制晶体管T4，栅极与所述下拉节点PD连接，漏极与所述上拉控制节点PUCN连接，源极与所述输入低电平VSS的低电平输入端连接；以及，
第三上拉节点控制晶体管T7，栅极与输入高电平VDD的高电平输入端连接，漏极与所述上拉节点PU连接，源极与所述上拉控制节点PUCN连接；
所述下拉节点控制单元包括：
第一下拉节点控制晶体管T8，栅极与所述上拉控制节点PUCN连接，漏极与所述下拉节点PD连接，第二极与输入低电平VSS的低电平输入端连接；
第二下拉节点控制晶体管T6，栅极与所述起始端STV连接，漏极与所述下拉节点PD连接，源极与所述低电平输入端连接；
第三下拉节点控制晶体管T10，栅极和漏极都与所述输入第一时钟信号CKB的第一时钟信号输入端连接，源极与所述下拉控制节点PDCN连接；以及，
第四下拉节点控制晶体管T11，栅极与所述输入高电平VDD的高电平输入端连接，漏极与所述下拉控制节点PDCN连接，源极与所述下拉节点PD连接；
所述复位单元包括：复位晶体管T9，栅极和漏极都与复位端Reset连接，源极与下拉控制节点PDCN连接。
在如图9所示的具体实施例中，所有的晶体管都为NMOS(N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)管，但是在实际操作时，移位寄存器单元中采用的晶体管也可以为p型，在此不对晶体管的类型进行限定。
在图9所示的移位寄存器单元的具体实施例中，由复位端Reset输入复位信号，该复位信号在每一帧扫描开始前给入一定时间的高电平对移位寄存器单元进行复位，其余时间为高电平；T7和T11常开；VGH为直流高电平信号，VGL为直流低电平信号，STV_OUT为相邻下一级移位寄存器单元提供起始信号。
本发明如图9所示的移位寄存器单元的具体实施例由14个NMOS管和4个电容，可以有效降低噪声，从而提升显示器栅极驱动的性能及稳定性。本发明如图9所示的移位寄存器单元通过增加常开的NMOS管(也即T7和T11)作为单管传输门来降低信号通路的噪声及栅极驱动信号输出端的噪声，增强信号的无损传输。并本发明如图9所示的移位寄存器单元的具体实施例加入4个电容使得上拉节点PU的电压和下拉节点PD的电压更加稳定有效，确保栅极驱动信号的稳定有效输出。
如图10所示，本发明如图9所示的移位寄存器单元的具体实施例在工作时，在每一显示周期(也即每一帧显示时间)，
在复位阶段S0，Reset输入高电平，STV输入低电平，CK和CKB都为低电平，T9打开，T11打开，从而PD与Reset连接，以使得PD的电位为高电平，T4打开，以使得PUCN接入VSS，T7打开，以使得PU与PUCN连接，PU也接入VSS，此时T14和T16都打开，OUT输出低电平，STV_OUT也输出低电平；并由于PD的电位为高电平，T12打开，以对PU进行降噪；
在第一阶段S1，Reset输入低电平，STV输入高电平，CK为低电平，CKB为低电平，T1打开，PUCN与STV连接，以使得PUCN的电位为高电平，T7打开，STV通过T7给C1和C2充电，以使得T13和T15逐渐打开，PU的电位被拉高为高电平，T6和T8打开，将PD的电位拉低为低电平，T13和T15都打开，T14和T16都关闭，OUT与第二时钟信号输入端连接，OUT和STV_OUT都输出低电平；
在第二阶段S2，Reset和STV都输入低电平，CK为高电平，CKB为低电平，由于C1和C2的自举作用，PU的电位进一步升高，T7打开，从而PUCN的电位也为高电平，T8打开，从而将PD的电位拉低为低电平，T13和T15都打开，T14和T16都关闭，OUT与第二时钟信号输入端连接，OUT和STV_OUT都输出高电平；
在第三阶段S3，Reset和STV都输入低电平，CK和CKB都为低电平，由于CK变为低电平，PU的电位回到第一阶段S1的电位，但是PU的电位仍为高电平，PD的电位仍为低电平，T13和T15都打开，T14和T16都关闭，OUT与第二时钟信号输入端连接，OUT和STV_OUT都输出低电平；
在第四阶段S4，Reset和STV都输入低电平，CK为低电平，CKB为高电平，T3、T4、T10和T12都打开，PD的电位被拉高，PU的电位被拉低，对PU进行降噪；T13和T15都关闭，T14和T16都打开，OUT与低电平输入端连接，OUT和STV_OUT都输出低电平；
在所述第四阶段S4结束后，CK间隔为高电平、低电平，CKB间隔为低电平、高电平，当CKB为高电平时，T3打开，从而使得PUCN与输入VSS的低电平输入端连接，PUCN的电位为低电平，由于T7常开，因此PU的电位也为低电平；当CKB为高电平时，T10打开，从而PDCN与输入CKB的第一时钟信号输入端连接，PDCN的电位为高电平，由于T11常开，所以PD的电位为高电平，T12打开，以使得PU与输入VSS的低电平输入端连接，对PU进行降噪。
在第一阶段S1、第二阶段S2和第三阶段S3，PD的电位为低电平，T12断开，上拉节点降噪单元控制PU与输入低电平VSS的低电平输入端之间断开。
本发明如图9所示的移位寄存器单元的具体实施例增加了T12，在CKB为高电平时，T12作为单管传输门工作，以更好的拉低PU的电位以及栅极驱动信号输出端OUT输出的栅极驱动信号的电位，以对PU和OUT进行降噪，提高栅极驱动信号输出的稳定性。
在本发明如图9所示的移位寄存器单元的具体实施例中，C1、C2起到自举PU的电位的作用，C3、C4起到稳定PD的电位并降低PD的噪声的作用。
在本发明如图9所示的移位寄存器单元的具体实施例中，T12作为单管传输门在工作过程中主要是用来传输高电平，在该具体实施例中，T12为NMOS(N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)管，NMOS单管传输门会存在一定的阈值损失。因此为了减小阈值损失，可用PMOS(P-Metal-Oxide-Semiconductor，P型金属-氧化物-半导体)单管传输门来代替，或者为了消除阈值损失可以使用CMOS(Complementary MetalOxide Semiconductor，互补金属氧化物半导体)传输门代替，在移位寄存器单元中者三种实施方案作用功能都是利用传输门的寄生电容对信号进行滤波整形保持。
在具体实施时，T12可以为PMOS管，此时T12的栅极与第三时钟信号输入端连接，第三时钟信号与第一时钟信号CKB反相；
当采用CMOS传输门来进行降噪时，由于CMOS传输门包括NMOS管和PMOS管，所以降噪控制端可以包括第一时钟信号输入端和第三时钟信号输入端；所述上拉节点降噪单元可以包括：第一上拉节点降噪晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述上拉节点连接，第二极与所述低电平输入端连接；以及，第二上拉节点降噪晶体管，栅极与所述第三时钟信号收入端连接，第一极与所述低电平输入端连接，第二极与所述上拉节点连接；所述第一上拉节点降噪晶体管为NMOS管，所述第二上拉节点降噪晶体管为PMOS管；由第一时钟信号输入端输入的第一时钟信号与由第三时钟信号输入端输入的第三时钟信号反相。
当采用CMOS传输门来进行降噪时，由于CMOS传输门包括NMOS管和PMOS管，所以降噪控制端可以包括下拉节点和第三时钟信号输入端；所述上拉节点降噪单元包括：第一上拉节点降噪晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述低电平输入端连接；以及，第二上拉节点降噪晶体管，栅极与所述第三时钟信号收入端连接，第一极与所述低电平输入端连接，第二极与所述上拉节点连接；所述第一上拉节点降噪晶体管为NMOS管，所述第二上拉节点降噪晶体管为PMOS管；由第一时钟信号输入端输入的第一时钟信号与由第三时钟信号输入端输入的第三时钟信号反相。
本发明实施例所述的移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括：
在每一显示周期，
在第一阶段，第一时钟信号输入端和第二时钟信号输入端都输入低电平，在起始端的控制下，起始单元控制上拉节点与所述起始端连接，从而通过所述起始端为第一电容单元充电，使得所述上拉节点的电位为高电平；在所述起始端和所述上拉节点的控制下，下拉节点控制单元控制使得下拉节点的电位为低电平；栅极驱动信号输出单元在所述上拉节点的控制下控制栅极驱动信号输出端与所述第二时钟信号输入端连接，从而使得所述栅极驱动信号输出端输出低电平；在降噪控制端的控制下，上拉节点降噪单元控制所述上拉节点与低电平输入端之间断开；
在第二阶段，所述第一时钟信号输入端输入低电平，所述第二时钟信号输入端输入高电平，第一电容单元自举拉升所述上拉节点的电位；在所述上拉节点的控制下，所述下拉节点控制单元继续控制使得所述下拉节点的电位为低电平；所述栅极驱动信号输出单元在所述上拉节点的控制下控制所述栅极驱动信号输出端与所述第二时钟信号输入端连接，从而使得所述栅极驱动信号输出端输出高电平；在所述降噪控制端的控制下，所述上拉节点降噪单元控制所述上拉节点与所述低电平输入端之间断开；
在第三阶段，所述第一时钟信号输入端和所述第二时钟信号输入端都输入低电平，由于所述第二时钟信号输入端变为输入低电平，由于所述第一电容单元的作用，使得所述上拉节点的电位跳变到所述上拉节点在第一阶段的电位，所述上拉节点的电位仍为高电平；在所述上拉节点的控制下，所述下拉节点控制单元继续控制使得所述下拉节点的电位为低电平；所述栅极驱动信号输出单元在所述上拉节点的控制下控制所述栅极驱动信号输出端与所述第二时钟信号输入端连接，从而使得所述栅极驱动信号输出端输出低电平；在所述降噪控制端的控制下，所述上拉节点降噪单元控制所述上拉节点与所述低电平输入端之间断开；
在第四阶段，所述第一时钟信号输入端输入高电平，所述第二时钟信号输入端输入低电平，在所述第一时钟信号输入端的控制下，所述上拉节点控制单元控制所述上拉节点的电位为低电平，所述下拉节点控制单元控制所述下拉节点的电位为高电平，所述栅极驱动信号输出单元在所述下拉节点的控制下控制所述栅极驱动信号输出端与所述低电平输入端连接，在所述降噪控制端的控制下，所述上拉节点降噪单元控制所述上拉节点与所述低电平输入端连接；
在第四阶段结束后，所述第一时钟信号输入端间隔输入低电平、高电平，当所述第一时钟信号输入端输入高电平时，在该第一时钟信号输入端的控制下，所述上拉节点控制单元持续控制所述上拉节点的电位为低电平，所述下拉节点控制单元持续控制所述下拉节点的电位为高电平，所述栅极驱动信号输出单元在所述下拉节点的控制下持续控制所述栅极驱动信号输出端与所述低电平输入端连接，在所述降噪控制端的控制下，所述上拉节点降噪单元控制所述上拉节点与所述低电平输入端连接。
本发明实施例所述的移位寄存器单元的驱动方法采用了上拉节点降噪单元在降噪控制端的控制下在所述第四阶段和每一显示周期的第四阶段结束后的所有时刻或部分时刻对上拉节点进行降噪，从而，以使得本发明实施例所述的移位寄存器单元具有噪声低、稳定性好的优点，可以大大提高面板良率。
在本发明实施例所述的移位寄存器单元的驱动方法中，在每一显示周期的第一阶段、第二阶段和第三阶段，在所述降噪控制端的控制下，所述上拉节点降噪单元控制所述上拉节点与输入低电平的低电平输入端之间断开，以免不能使得上拉节点的电位为高电平。
具体的，当所述移位寄存器单元还包括复位单元时，每一显示周期在所述第一阶段之前还包括复位阶段；
本发明实施例所述的移位寄存器单元的驱动方法还包括：
在所述复位阶段，复位端输入高电平，所述第一时钟信号输入端和所述第二时钟信号输入端都输入低电平，在所述复位端的控制下，复位单元控制所述下拉节点与所述复位端连接，从而使得所述下拉节点的电位为高电平，所述上拉节点控制单元在所述下拉节点的控制下控制所述上拉节点的电位为低电平，所述栅极驱动信号输出端在所述上拉节点的控制下控制所述栅极驱动信号输出端与所述第二时钟信号输入端连接，从而使得所述栅极驱动信号输出端输出低电平，在所述降噪控制端的控制下，所述上拉节点降噪单元控制所述上拉节点与所述低电平输入端连接，以对所述上拉节点进行降噪。
具体的，由所述第一时钟信号输入端输入的第一时钟信号的周期和由所述第二时钟信号输入端输入的第二时钟信号的周期都为T，所述第一时钟信号和所述第二时钟信号的占空比都为1/4，所述第一时钟信号比所述第二时钟信号延迟T/2。
本发明实施例所述的栅极驱动电路，包括多个级联的上述的移位寄存器单元；除了第一级所述移位寄存器单元之外，每一级所述移位寄存器单元的起始端与相邻上一级所述移位寄存器单元的栅极驱动信号输出端连接；或者，
本发明实施例所述的栅极驱动电路包括多个级联的上述的移位寄存器单元；除了第一级所述移位寄存器单元之外，每一级所述移位寄存器单元的起始端与相邻所述上一级移位寄存器单元的起始信号输出端连接。
本发明实施例所述的显示装置包括上述的栅极驱动电路。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (14)

1.一种移位寄存器单元，其特征在于，包括：
起始单元，分别与起始端和上拉节点连接；
上拉节点控制单元，分别与所述上拉节点、第一时钟信号输入端和下拉节点连接；
下拉节点控制单元，分别与所述第一时钟信号输入端、所述下拉节点、所述起始端和所述上拉节点连接；
栅极驱动信号输出单元，分别与第二时钟信号输入端、所述上拉节点、所述下拉节点、低电平输入端和栅极驱动信号输出端连接；
第一电容单元，连接于所述上拉节点和所述栅极驱动信号输出端之间；以及，
上拉节点降噪单元，分别与降噪控制端、所述上拉节点和所述低电平输入端连接，用于在所述降噪控制端的控制下，控制所述上拉节点与所述低电平输入端之间连接或断开；
所述栅极驱动信号输出单元具体用于在所述上拉节点和所述下拉节点的控制下，控制所述栅极驱动信号输出端与所述第二时钟信号输入端或所述低电平输入端连接；
所述移位寄存器单元还包括：
起始信号输出单元，分别与所述第二时钟信号输入端、所述上拉节点、所述下拉节点、所述低电平输入端和起始信号输出端连接，用于在所述上拉节点和所述下拉节点的控制下，控制所述起始信号输出端与所述第二时钟信号输入端或所述低电平输入端连接；以及，
第三电容单元，连接于所述上拉节点与所述起始信号输出端之间。
2.如权利要求1所述的移位寄存器单元，其特征在于，还包括：
第二电容单元，连接于所述下拉节点和所述低电平输入端之间，用于控制维持下拉节点的电位。
3.如权利要求1或2所述的移位寄存器单元，其特征在于，所述降噪控制端与所述下拉节点连接；所述上拉节点降噪单元包括：上拉节点降噪晶体管，栅极与所述降噪控制端连接，第一极与所述上拉节点连接，第二极与所述低电平输入端连接。
4.如权利要求2所述的移位寄存器单元，其特征在于，所述栅极驱动信号输出单元包括：
第一栅极驱动信号输出晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，
第二栅极驱动信号输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述低电平输入端连接；
所述起始信号输出单元包括：
第一起始信号输出晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述起始信号输出端连接；以及，
第二起始信号输出晶体管，栅极与所述下拉节点连接，第一极与所述起始信号输出端连接，第二极与所述低电平输入端连接；
所述第二电容单元包括：
第一输出电容，第一端与所述第二栅极驱动信号输出晶体管的栅极连接，第二端与所述低电平输入端连接；以及，
第二输出电容，第一端与所述第二起始信号输出晶体管的栅极连接，第二端与所述低电平输入端连接。
5.如权利要求1或2所述的移位寄存器单元，其特征在于，所述上拉节点控制单元包括上拉控制节点；所述上拉节点控制单元还分别与高电平输入端和所述低电平输入端连接，用于当所述第一时钟信号输入端输入高电平时控制所述上拉控制节点与所述低电平输入端连接，当所述下拉节点的电位为高电平时控制所述上拉控制节点与所述低电平输入端连接，并在所述高电平输入端的控制下控制所述上拉控制节点与所述上拉节点连接。
6.如权利要求5所述的移位寄存器单元，其特征在于，所述上拉节点控制单元包括：
第一上拉节点控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述上拉控制节点连接，第二极与所述低电平输入端连接；
第二上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉控制节点连接，第二极与所述低电平输入端连接；以及，
第三上拉节点控制晶体管，栅极与所述高电平输入端连接，第一极与所述上拉节点连接，第二极与所述上拉控制节点连接。
7.如权利要求1或2所述的移位寄存器单元，其特征在于，所述起始单元用于当所述起始端输入高电平时控制所述上拉节点的电位为高电平；
所述下拉节点控制单元包括下拉控制节点；所述下拉节点控制单元还与高电平输入端和所述低电平输入端连接，用于当所述上拉节点的电位为高电平时控制所述下拉节点与所述低电平输入端连接，当所述起始端输入高电平时控制所述下拉节点与所述低电平输入端连接，当所述第一时钟信号输入端输入高电平时控制所述下拉控制节点的电位为高电平，并在所述高电平输入端的控制下控制所述下拉控制节点与所述下拉节点连接。
8.如权利要求7所述的移位寄存器单元，其特征在于，所述下拉节点控制单元包括：
第一下拉节点控制晶体管，栅极与所述上拉控制节点连接，第一极与所述下拉节点连接，第二极与所述低电平输入端连接；
第二下拉节点控制晶体管，栅极与所述起始端连接，第一极与所述下拉节点连接，第二极与所述低电平输入端连接；
第三下拉节点控制晶体管，栅极和第一极都与所述第一时钟信号输入端连接，第二极与所述下拉控制节点连接；以及，
第四下拉节点控制晶体管，栅极与所述高电平输入端连接，第一极与所述下拉控制节点连接，第二极与所述下拉节点连接。
9.如权利要求7所述的移位寄存器单元，其特征在于，还包括：复位单元，分别与复位端和所述下拉控制节点连接，用于在所述复位端的控制下控制所述下拉控制节点的电位。
10.一种移位寄存器单元的驱动方法，应用于如权利要求1至9中任一权利要求所述的移位寄存器单元，其特征在于，所述驱动方法包括：在每一显示周期，
在第一阶段，第一时钟信号输入端和第二时钟信号输入端都输入低电平，在起始端的控制下，起始单元控制上拉节点与所述起始端连接，从而通过所述起始端为第一电容单元充电，使得所述上拉节点的电位为高电平；在所述起始端和所述上拉节点的控制下，下拉节点控制单元控制使得下拉节点的电位为低电平；栅极驱动信号输出单元在所述上拉节点的控制下控制栅极驱动信号输出端与所述第二时钟信号输入端连接，从而使得所述栅极驱动信号输出端输出低电平；在降噪控制端的控制下，上拉节点降噪单元控制所述上拉节点与低电平输入端之间断开；
在第二阶段，所述第一时钟信号输入端输入低电平，所述第二时钟信号输入端输入高电平，所述第一电容单元自举拉升所述上拉节点的电位；在所述上拉节点的控制下，所述下拉节点控制单元继续控制使得所述下拉节点的电位为低电平；所述栅极驱动信号输出单元在所述上拉节点的控制下控制所述栅极驱动信号输出端与所述第二时钟信号输入端连接，从而使得所述栅极驱动信号输出端输出高电平；在所述降噪控制端的控制下，所述上拉节点降噪单元控制所述上拉节点与所述低电平输入端之间断开；
在第三阶段，所述第一时钟信号输入端和所述第二时钟信号输入端都输入低电平，由于所述第二时钟信号输入端变为输入低电平，由于所述第一电容单元的作用，使得所述上拉节点的电位跳变到所述上拉节点在第一阶段的电位，所述上拉节点的电位仍为高电平；在所述上拉节点的控制下，所述下拉节点控制单元继续控制使得所述下拉节点的电位为低电平；所述栅极驱动信号输出单元在所述上拉节点的控制下控制所述栅极驱动信号输出端与所述第二时钟信号输入端连接，从而使得所述栅极驱动信号输出端输出低电平；在所述降噪控制端的控制下，所述上拉节点降噪单元控制所述上拉节点与所述低电平输入端之间断开；
在第四阶段，所述第一时钟信号输入端输入高电平，所述第二时钟信号输入端输入低电平，在所述第一时钟信号输入端的控制下，上拉节点控制单元控制所述上拉节点的电位为低电平，所述下拉节点控制单元控制所述下拉节点的电位为高电平，所述栅极驱动信号输出单元在所述下拉节点的控制下控制所述栅极驱动信号输出端与所述低电平输入端连接，在所述降噪控制端的控制下，所述上拉节点降噪单元控制所述上拉节点与所述低电平输入端连接；
在第四阶段结束后，所述第一时钟信号输入端间隔输入低电平、高电平，当所述第一时钟信号输入端输入高电平时，在该第一时钟信号输入端的控制下，所述上拉节点控制单元持续控制所述上拉节点的电位为低电平，所述下拉节点控制单元持续控制所述下拉节点的电位为高电平，所述栅极驱动信号输出单元在所述下拉节点的控制下持续控制所述栅极驱动信号输出端与所述低电平输入端连接，在所述降噪控制端的控制下，所述上拉节点降噪单元控制所述上拉节点与所述低电平输入端连接。
11.如权利要求10所述的移位寄存器单元的驱动方法，其特征在于，当所述移位寄存器单元还包括复位单元时，每一显示周期在所述第一阶段之前还包括复位阶段；
所述驱动方法还包括：
在所述复位阶段，复位端输入高电平，所述第一时钟信号输入端和所述第二时钟信号输入端都输入低电平，在所述复位端的控制下，所述复位单元控制所述下拉节点与所述复位端连接，从而使得所述下拉节点的电位为高电平，所述上拉节点控制单元在所述下拉节点的控制下控制所述上拉节点的电位为低电平，所述栅极驱动信号输出端在所述上拉节点的控制下控制所述栅极驱动信号输出端与所述第二时钟信号输入端连接，从而使得所述栅极驱动信号输出端输出低电平，在所述降噪控制端的控制下，所述上拉节点降噪单元控制所述上拉节点与所述低电平输入端连接。
12.如权利要求10或11所述的移位寄存器单元的驱动方法，其特征在于，由所述第一时钟信号输入端输入的第一时钟信号的周期和由所述第二时钟信号输入端输入的第二时钟信号的周期都为T，所述第一时钟信号和所述第二时钟信号的占空比都为1/4，所述第一时钟信号比所述第二时钟信号延迟T/2。
13.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括多个级联的如权利要求1至9中任一权利要求所述的移位寄存器单元；除了第一级所述移位寄存器单元之外，每一级所述移位寄存器单元的起始端与相邻上一级所述移位寄存器单元的栅极驱动信号输出端连接；或者，
所述栅极驱动电路包括多个级联的如权利要求3至9中任一权利要求所述的移位寄存器单元；除了第一级所述移位寄存器单元之外，每一级所述移位寄存器单元的起始端与相邻上一级所述移位寄存器单元的起始信号输出端连接。
14.一种显示装置，其特征在于，包括如权利要求13所述的栅极驱动电路。
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