CN105590868B - 一种半导体器件及其制备方法、电子装置 - Google Patents
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Abstract
本发明涉及一种半导体器件及其制备方法、电子装置。所述方法包括步骤S1：提供器件晶圆，在所述器件晶圆的背面形成有硅通孔，其中所述硅通孔包括金属材料形成的导电层；步骤S2：对所述器件晶圆进行背部研磨至所述硅通孔的顶部，以减小所述器件晶圆的厚度；步骤S3：蚀刻所述器件晶圆的背面，以露出部分所述硅通孔；步骤S4：回蚀刻露出的所述硅通孔，以去除所述器件晶圆背面和/或所述硅通孔表面残留的所述金属材料。本发明所述方法可以很好地解决现有技术中介电层碎裂的问题，提高了器件的性能和良率。
Description
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法、电子装置。
背景技术
在电子消费领域，多功能设备越来越受到消费者的喜爱，相比于功能简单的设备，多功能设备制作过程将更加复杂，比如需要在电路版上集成多个不同功能的芯片，因而出现了3D集成电路(integrated circuit，IC)技术，3D集成电路(integrated circuit，IC)被定义为一种***级集成结构，将多个芯片在垂直平面方向堆叠，从而节省空间。
微电子封装技术面临着电子产品“高性价比、高可靠性、多功能、小型化及低成本”发展趋势带来的挑战和机遇。四边引脚扁平封装(QFP)、塑料四边引脚扁平封装(TQFP)作为表面安装技术(SMT)的主流封装形式一直受到业界的青睐，但当它们在0.3mm引脚间距极限下进行封装、贴装、焊接更多的I/O引脚的VLSI时遇到了难以克服的困难，尤其是在批量生产的情况下，成品率将大幅下降。
目前在半导体器件制备以及晶圆封装过程中通常选用硅通孔用于连接，而且通常选用后硅通孔(via-last TSV)工艺来进行封装，不但工艺简单，而且成本低。
在硅通孔的背面暴露工艺(TSV Backside Via Reveal Process)中要求硅通孔中铜柱(Cu pillar)的整体厚度变化量(total thickness variation,TTV)小于2um，以满足后续键合、堆叠的需要。
目前大都通过背部研磨降低所述晶圆的厚度，露出所述硅通孔，该方法能够保证铜柱TTV的要求，但是在所述硅通孔的背面暴露工艺中露出所述硅通孔之后，所述硅通孔中的导电材料铜会发生严重的侧边效应(Side effect)，例如发生严重的铜扩散(Cudiffuse)以及凸起(protrusion)，如图1c所示。
由于发生严重的铜扩散以及凸起，在后续步骤中形成介电层以及平坦化所述介电层的过程中所述介电会出现碎裂现象，造成器件的性能和良率降低。
因此需要对目前所述半导体器件的制备方法作进一步的改进，以便消除上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：
步骤S1：提供器件晶圆，在所述器件晶圆的背面形成有硅通孔，其中所述硅通孔包括金属材料形成的导电层；
步骤S2：对所述器件晶圆进行背部研磨至所述硅通孔的顶部，以减小所述器件晶圆的厚度；
步骤S3：蚀刻所述器件晶圆的背面，以露出部分所述硅通孔；
步骤S4：回蚀刻露出的所述硅通孔，以去除所述器件晶圆背面和/或所述硅通孔表面残留的所述金属材料。
可选地，在所述步骤S4中，所述回蚀刻选用湿法蚀刻。
可选地，在所述步骤S4中，回蚀刻所述硅通孔，以去除所述器件晶圆背面和/或所述硅通孔侧壁上的由金属扩散和凸起残留的所述金属材料。
可选地，在所述步骤S4中，所述回蚀刻的时间小于200s。
可选地，在所述步骤S3中露出的所述硅通孔的厚度小于10um
可选地，在所述步骤S1中，所述金属材料选用金属铜。
可选地，在所述步骤S1中，在所述器件晶圆的正面还形成有载片晶圆。
可选地，在所述步骤S4之后，所述方法还包括：
步骤S5：沉积介电层，以覆盖所述器件晶圆的背面和露出的所述硅通孔；
步骤S6：平坦化所述介电层至所述硅通孔。
本发明提供了一种基于上述方法制备得到的半导体器件。
本发明提供了一种电子装置，包括上述的半导体器件。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，在所述方法中为了满足硅通孔的TTV性能的要求，对器件晶圆进行背部研磨以露出所述硅通孔，为了解决金属铜扩散、凸起引起及介电层碎裂的问题，对露出的所述硅通孔进行回蚀刻，以去除所述器件晶圆表面和所述硅通孔侧壁上残留的铜，以使所述器件晶圆的表面和所述硅通孔的侧壁更加光滑，最后沉积介电层，通过所述方法可以很好地解决现有技术中介电层碎裂的问题，提高了器件的性能和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1a-1e为现有技术中所述半导体器件制备的过程示意图；
图2a-2f为本发明一实施方式中所述半导体器件制备的过程示意图；
图3为本发明一具体实施方式中制备所述半导体器件的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
现有技术中硅通孔的背面暴露工艺(TSV Backside Via Reveal Process)如图1a-1e所示，首先提供器件晶圆101，在所述器件晶圆的背面形成有硅通孔103，在所述硅通孔上方还形成有各种CMOS器件以及互联结构，然后在所述器件的正面形成载片晶圆102，如图1a所示。
接着反转所述器件晶圆101，使所述器件晶圆的背面朝上，如图1b所示。
然后，执行背部研磨步骤至所述硅通孔103的顶部，回蚀刻所述器件晶圆，以露出部分所述硅通孔103，如图1c所示，通过所述方法露出所述硅通孔虽然能满足TTV的需求，为后续工艺提供保证，但是也带了很多负面效果，例如发生侧边效应(Side effect)，包括严重的铜扩散(Cu diffuse)，如图1c左侧图形所示，其中所述硅通孔中的金属铜会向两侧扩散，如虚线方框内所示，其中右侧为通过所述方法制备得到TSV的SEM图，从该图中可以看出所述铜扩散现象非常严重。
所述方法还包括沉积介电层104，如图1d所示，最后还包括平坦化所述介电层104的步骤，如图1e所示，由于在回蚀刻所述器件晶圆露出所述硅通孔之后，所述硅通孔中的金属铜扩散以及凸起问题严重，如图1c右侧图形所示，导致在沉积介电层104之后，所述介电层104会发生碎裂，如图1e右侧图形所示，使器件的性能和良率降低。
因此，由于硅通孔的背面暴露工艺中铜扩散现象非常严重导致介电层碎裂，现有技术中大都通过形成铜扩散阻挡层来解决该问题，但是由于在该工艺中对硅通孔TTV的要求很高，所述方法不能满足TTV的要求，因此如何在保证满足TTV的要求的情况下解决铜扩散的问题变得非常困难，使器件的良率以及性能大幅度下降。
因此需要对所述方法作进一步改进。
实施例1
本发明为了解决现有技术存在的问题，提供了一种新的半导体器件的制备方法，下面结合图2a-2f对所述方法作进一步的说明。
首先，执行步骤201，提供器件晶圆202，在所述器件晶圆的背面形成有硅通孔203，其中所述硅通孔中包括金属材料的导电层。
具体地，如图2a所述，在该步骤中在所述器件晶圆的正面上形成有各种CMOS器件。例如在所述器件晶圆中形成的各种有源器件，所述有源器件包括但不限于晶体管、二极管等，此外，在所述有源器件上还可以形成各种互连结构，所述互连结构包括若干金属层以及位于所述若干金属层之间的通孔，所述互连结构用于和所述CMOS器件形成电连接。
其中所述器件晶圆的正面是指形成有CMOS器件以及图案的一面，所述器件晶圆的背面是指没有形成CMOS器件以及图案的一面，在后续的步骤中，若不特殊说明，所述器件晶圆的正面和背面均参照该解释。
在所述器件晶圆202的背面还形成有硅通孔203，例如在所述器件晶圆中形成各种CMOS功能器件之后，图案化所述器件晶圆的背面，以形成硅通孔开口，在露出所述CMOS器件或者所述CMOS器件的互连结构，然后填充隔离层以及导电材料层，以形成硅通孔203。
或者所述硅通孔在形成所述CMOS器件之前在所述器件晶圆中形成。
其中，所述硅通孔的形成方法并不局限于某一种，可以选用本领域中常用的方法，所述硅通孔形成于所述器件晶圆的背面。
执行步骤202，在所述器件晶圆202的正面形成载片晶圆201。
进一步，所述硅通孔中的导电层选用金属铜。
具体地，如图2a所示，在该步骤中提供载片晶圆201，并和所述器件晶圆的正面进行键合。
在本发明中，所述载片晶圆201可以选用硅、多晶硅等材料，并不局限于某一种。
具体地，在该步骤中可以通过粘结胶将器件晶圆202和所述载片晶圆201进行键合，此外还可以通过熔融键合的方法将所述器件晶圆202和所述载片晶圆201进行键合，并不局限于某一种，根据具体需要进行设计，在此不再赘述。
执行步骤203，将所述器件晶圆反转，得到如图2a所示的图案。
在执行反转步骤之后，所述载片晶圆201位于底部，所述器件晶圆的底面向上。
执行步骤204，对所述器件晶圆的进行减薄的步骤。
具体地，如图2b所示，在该步骤中所述减薄步骤包对所述器件晶圆进行背部研磨。
在该步骤中，所述研磨方法可以选用本领域常用的方法，并不局限于某一种，在此不再赘述。
在该步骤中将所述器件晶圆的背面研磨至所述硅通孔的顶部，以露出所述硅通孔的顶部，以保证满足所述硅通孔TTV性能的要求。
在露出所述硅通孔的顶部之后，硅通孔中的金属铜通常会发生侧边效应，例如发生严重的铜扩散，如图2c所示，致使后续步骤中在沉积介电层之后发生介电层的碎裂。现有技术中形成铜扩散阻挡层的方法不能满足硅通孔TTV的要求，因此如何同时解决介电层碎裂和满足硅通孔TTV的要求成为相互矛盾的两面。
执行步骤205，回蚀刻所述器件晶圆的背面，以露出部分所述硅通孔203。
具体地，如图2c所示，在该步骤中选用和所述硅通孔具有较大蚀刻选择比的方法回蚀刻所述器件晶圆的背面，以防止对所述硅通孔造成损坏。
在该步骤中，露出的所述硅通孔的厚度小于10um
在本发明中可以选用干法蚀刻或者湿法蚀刻，并不局限于某一种，例如选用反应离子蚀刻方法，所述反应离子刻蚀选用CxFy气体，例如CF4、CHF3、C4F8或C5F8，在本发明的一具体实施方式中，所述蚀刻可以选用CF4、CHF3，另外加上N2、CO2中的一种作为蚀刻气氛，其中气体流量为CF4 10-200sccm，CHF310-200sccm，N2或CO2或O210-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s。
执行步骤206，回蚀刻所述硅通孔，以去除器件晶圆背面和/或所述硅通孔表面的金属扩散和形成的凸起。
具体地，如图2d所示，在该步骤中通过回蚀刻的方法去除所述器件晶圆背面以及所述硅通孔表面由于铜扩散形成的残留，以使所述器件晶圆的背面以及所述硅通孔表面更加光滑，以防止在后续工艺中沉积介电层和平坦化所述介电层的步骤中所述介电层发生碎裂。
进一步，所述回蚀刻选用湿法蚀刻。可选地，所述湿法蚀刻选用和所述器件晶圆具有较大蚀刻选择比的方法。
进一步，在该步骤中所述硅通孔表面包括所述硅通孔的侧壁，因此通过所述湿法蚀刻来去除所述器件晶圆背面和/或所述硅通孔侧壁上残留的金属铜。
进一步，在该步骤中所述回蚀刻的时间小于200s。在所述步骤中回蚀刻200s时所述器件晶圆表面以及硅通孔侧壁上由于铜扩散引起的残留的铜基本完全消除。
执行步骤207，沉积介电层204，以覆盖所述器件晶圆的背面和露出的所述硅通孔。
具体地，如图2e所示，在改步骤中，所述介电层204可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。
在该步骤中所述介电层完全覆盖所述器件晶圆的背面以及所述硅通孔203。
在该步骤中由于所述器件晶圆的表面以及所述硅通孔的表面没有残留的铜，因此在沉积所述介电层之后，所述介电层具有良好的表面形貌，如图2e右侧图形所示，所述介电层没有凸起，更加光滑，也不会发生现有技术中碎裂的现象。
执行步骤208，平坦化所述介电层至所述硅通孔。
具体地，如图2f所示，在该步骤中可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
进一步，所述方法还进一步包括：在所述器件晶圆的背面进行晶圆的键合和/或堆叠的工艺。
至此，完成了本发明实施例的制备所述半导体气器件的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，在所述方法中为了满足硅通孔的TTV性能的要求，对器件晶圆进行背部研磨以露出所述硅通孔，为了解决金属铜扩散、凸起引起及介电层碎裂的问题，对露出的所述硅通孔进行回蚀刻，以去除所述器件晶圆表面和所述硅通孔侧壁上残留的铜，以使所述器件晶圆的表面和所述硅通孔的侧壁更加光滑，最后沉积介电层，通过所述方法可以很好地解决现有技术中介电层碎裂的问题，提高了器件的性能和良率。
图3为本发明一具体地实施方式中所述半导体器件的制备工艺流程图，具体包括以下步骤：
步骤S1：提供器件晶圆，在所述器件晶圆的背面形成有硅通孔，其中所述硅通孔包括金属材料形成的导电层；
步骤S2：对所述器件晶圆进行背部研磨至所述硅通孔的顶部，以减小所述器件晶圆的厚度；
步骤S3：蚀刻所述器件晶圆的背面，以露出部分所述硅通孔；
步骤S4：回蚀刻露出的所述硅通孔，以去除所述器件晶圆背面和/或所述硅通孔表面残留的所述金属材料。
实施例2
本发明还提供了一种半导体器件，所述半导体器件选用实施例1所述的方法制备。通过本发明实施例1所述方法制备得到的半导体器件价格更低，而且具有更高的良率和产量。
实施例3
本发明还提供了一种电子装置，包括实施例2所述的半导体器件。其中，半导体器件为实施例2所述的半导体器件，或根据实施例1所述的制备方法得到的半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (9)
1.一种半导体器件的制备方法，包括：
步骤S1：提供器件晶圆，在所述器件晶圆的背面形成有硅通孔，其中所述硅通孔包括金属材料形成的导电层；
步骤S2：对所述器件晶圆进行背部研磨至所述硅通孔的顶部，以减小所述器件晶圆的厚度；
步骤S3：蚀刻所述器件晶圆的背面，以露出部分所述硅通孔；
步骤S4：回蚀刻露出的所述硅通孔，以去除所述器件晶圆背面和/或所述硅通孔表面残留的所述金属材料，
在所述步骤S4中，回蚀刻所述硅通孔，以去除所述器件晶圆背面和/或所述硅通孔侧壁上的由金属扩散和凸起残留的所述金属材料。
2.根据权利要求1所述的方法，其特征在于，在所述步骤S4中，所述回蚀刻选用湿法蚀刻。
3.根据权利要求1所述的方法，其特征在于，在所述步骤S4中，所述回蚀刻的时间小于200s。
4.根据权利要求1所述的方法，其特征在于，在所述步骤S3中露出的所述硅通孔的厚度小于10um。
5.根据权利要求1所述的方法，其特征在于，在所述步骤S1中，所述金属材料选用金属铜。
6.根据权利要求1所述的方法，其特征在于，在所述步骤S1中，在所述器件晶圆的正面还形成有载片晶圆。
7.根据权利要求1所述的方法，其特征在于，在所述步骤S4之后，所述方法还包括：
步骤S5：沉积介电层，以覆盖所述器件晶圆的背面和露出的所述硅通孔；
步骤S6：平坦化所述介电层至所述硅通孔。
8.一种基于权利要求1至7之一所述方法制备得到的半导体器件。
9.一种电子装置，包括权利要求8所述的半导体器件。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |