CN110858536A - 一种半导体器件的形成方法 - Google Patents

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薛兴涛
杨恭美
何智清
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Abstract

本公开提供了一种半导体器件的形成方法。本公开实施例对在中通孔的工艺制程中半导体衬底的背面露出硅通孔中导电层的方法进行改进，减小现有工艺过程中研磨减薄工艺去除半导体衬底的尺寸，增加选择性刻蚀工艺去除半导体衬底的尺寸。由此，不需要同时研磨半导体衬底和导电层，避免导电层中的导电材料离子向半导体衬底中扩散，提高产品的良率。

Description

一种半导体器件的形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件的形成方法。
背景技术
3D集成电路(Integrated Circuit，IC)被定义为一种***级集成结构，将多个芯片在垂直平面方向堆叠，从而节省空间。目前，在3D集成电路技术中大都采用硅通孔(Through Silicon Via，TSV)以使得多个芯片的电路可以在垂直方向相互电连接。根据硅通孔制作工艺所处的阶段不同，可以分为：前通孔(Via-First)，中通孔(Via-Middle)和后通孔(Via-Last)三种工艺流程，其中，Via-Middle是在制造互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)之后但在后段制程(The Back Endof Line，BEOL)之前在晶圆上刻蚀制作出硅通孔。通常情况下，Via-Middle工艺能够和其他工艺实现较好融合，是目前业界最为常用的一种方法。
中通孔工艺中露出晶圆背面的硅通孔的工艺过程普遍采用研磨减薄(Grinding)和化学机械抛光(Chemical Mechanical Polishing，CMP)等工艺减薄硅衬底以露出硅通孔中的铜柱，然后回刻蚀硅衬底以使得硅通孔中的铜柱高于硅衬底表面。以深度为110μm的硅通孔的工艺过程为例，首先，研磨减薄至半导体衬底厚度为105μm，再化学机械抛光至半导体衬底厚度为103μm，然后回刻蚀硅衬底，普遍采用选择性刻蚀的工艺过程，去除部分半导体衬底，使得半导体衬底的厚度为98μm，最后沉积隔离层并使表面平坦化，以露出导电层。
然而，由于在研磨减薄半导体衬底的工艺过程中通孔结构中的铜柱露出，在化学机械抛光的过程中，铜离子向外扩散到衬底中。这使得后续回刻蚀硅衬底的工艺过程中，铜柱周围的硅衬底由于被铜离子覆盖而无法被刻蚀完全，形成如图1所示的硅残留，且残留的硅衬底表面存在大量铜离子。由此导致半导体器件漏电，产品的良率降低。
发明内容
有鉴于此，本公开提供了一种半导体器件的形成方法，以提高半导体器件的良率。
本公开提供的半导体器件的形成方法包括：
提供第一半导体衬底，在所述第一半导体衬底的正面形成有通孔结构，所述通孔结构包括形成在通孔底部和侧壁的介质层和填充在所述介质层上的导电层；
将所述第一半导体衬底的正面连接到第二半导体衬底；
采用第一平坦化工艺减薄所述第一半导体衬底的背面；
在所述第一半导体衬底的背面进行选择性刻蚀，去除所述第一半导体衬底的部分衬底材料以露出所述通孔结构的底部，其中，所述第一半导体衬底的材料相对于介质层材料具有更高的刻蚀选择比；
在刻蚀后的所述第一半导体衬底的背面上沉积隔离层；
采用第二平坦化工艺减薄所述隔离层并去除所述通孔结构底部的介质层，以露出所述通孔结构中的导电层。
进一步地，所述介质层包括依次叠置的氧化层和阻挡层。
进一步地，在所述选择性刻蚀工艺中，去除衬底材料的同时保持所述阻挡层不被露出。
进一步地，所述选择性刻蚀工艺的工艺条件被设置为使得所述第一半导体衬底的材料相对于所述阻挡层材料具有更高的刻蚀选择比。
进一步地，所述阻挡层的材料为氮化钽(TaN)和/或碳氮化钽(TaCN)。
进一步地，所述导电结构的材料为铜；
所述第一半导体衬底的材料为硅，所述通孔结构为硅通孔。
进一步地，所述第一平坦化工艺减薄所述第一半导体衬底的背面的厚度被控制使得所述通孔结构不被露出。
进一步地，所述第一平坦化工艺包括研磨减薄和化学机械抛光。
进一步地，所述选择性刻蚀所述第一半导体衬底的方法包括一次或多次深反应离子刻蚀。
进一步地，所述沉积隔离层的方法为交替沉积氧化层和氮化层。
进一步地，所述第二平坦化工艺为化学机械抛光。
进一步地，所述选择性刻蚀的刻蚀深度被配置为使得刻蚀后的第一半导体衬底的高度小于所述导电层的高度。
本公开实施例对在中通孔的工艺制程中半导体衬底的背面露出硅通孔中导电层的方法进行改进，减小现有工艺过程中研磨减薄工艺去除半导体衬底的尺寸，增加选择性刻蚀工艺去除半导体衬底的尺寸。由此，不需要同时研磨半导体衬底和导电层，避免导电层中的导电离子向半导体衬底中扩散，提高产品的良率。
附图说明
通过以下参照附图对本发明实施例的描述，本公开的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1是现有工艺形成的硅通孔；
图2是本公开实施例的半导体器件的形成方法的流程图；
图3-图9是本公开实施例的半导体衬底的形成方法的各步骤形成的结构的示意性剖视图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。在本发明的描述中，除非另有说明，“多层”的含义是两层或两层以上。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。为便于描述这里可以使用诸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”等空间关系术语以描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。应当理解，空间关系术语旨在概括除附图所示取向之外器件在使用或操作中的器件的不同取向。例如，如果附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其他元件或特征的“上方”。因此，示范性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向(旋转90度或在其他取向)，这里所用的空间关系描述符被相应地解释。
图2是本公开实施例的半导体器件的形成方法的流程图，参考图2，本公开实施例的形成方法包括如下步骤：
步骤S100、提供第一半导体衬底。其中，在所述第一半导体衬底的正面形成有通孔结构，所述通孔结构包括形成在通孔底部和侧壁的介质层和填充在介质层上的导电层。
步骤S200、将第一半导体衬底的正面连接到第二半导体衬底。
步骤S300、采用第一平坦化工艺减薄第一半导体衬底的背面。
步骤S400、在所述第一半导体衬底的背面进行选择性刻蚀，去除所述第一半导体衬底的部分衬底材料以露出所述通孔结构的底部，其中，所述第一半导体衬底的材料相对于介质层材料具有更高的刻蚀选择比；
步骤S500、在刻蚀后的第一半导体衬底的背面上沉积隔离层。
步骤S600、采用第二平坦化工艺减薄氧化隔离层并去除通孔结构底部的介质层，以露出所述通孔结构中的导电层。
图3-图9是本公开实施例的半导体衬底的形成方法的各步骤形成的结构的示意性剖视图。图3是第一半导体衬底100的剖面示意图。参考图3，在步骤S100中，提供第一半导体衬底100。所述第一半导体衬底100包括正面101和背面102，其中，所述第一半导体衬底100的正面101形成有通孔结构300，所述通孔结构300包括形成在通孔底部和侧壁的介质层310和填充在介质层310上的导电层320。在本实施例中，所述通孔的深度为110μm。
在步骤S100中提供的第一半导体衬底100可为硅单晶衬底、锗单晶衬底或硅锗单晶衬底。可替换地，第一半导体衬底100还可为绝缘体上硅(SOI)衬底、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)、绝缘体上锗(GeOI)、硅上外延层结构的衬底或化合物半导体衬底。所述化合物半导体衬底包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或镝化铟。优选地，所述第一半导体衬底100为硅单晶衬底。在所述第一半导体衬底100表面还可以形成若干外延界面层或应变层等结构以提高半导体器件的电学性能。在第一半导体衬底100中形成有隔离区。作为示例，隔离区为浅沟槽隔离(STI)区或局部氧化硅(LOCOS)隔离区。隔离区可以将第一半导体衬底100划分为若干个有源区等，为了简化，图中未示出所述隔离区。
所述通孔结构300中的介质层310包括依次叠置的氧化层311和阻挡层312。其中，氧化层311位于通孔结构的底部，阻挡层312形成在氧化层311之上。氧化层311可以起到在后续的刻蚀第一半导体衬底100的刻蚀工艺中保护导电层320不被刻蚀。氧化层311的材料可以为氧化硅(SiO2)等绝缘材料。阻挡层312起到阻挡导电层320中的离子向第一半导体衬底100中扩散的作用。阻挡层312的材料可以包括氮化钽(TaN)或碳氮化钽(TaCN)中任一种或其组合，应理解，也可以为起到阻挡导电层320中的导电离子扩散的氮氧化硅(SiON)、钽(Ta)、氮化硅(SiN)等其他材料。导电层320在后续的工艺中使第一半导体衬底100和第二半导体衬底200相互间形成电连接。导电层320的材料可以为金属材料，如铜(Cu)、铁(Fe)、铝(Al)、钨(W)和钠(Na)中任一种或其组合，也可以是导电聚合物或金属硅化物等。
所述通孔结构300可以采用硅通孔的工艺制程形成。具体地，在一个可选的实现方式中，所述第一半导体衬底100中的通孔结构300的形成方法包括：首先，在第一半导体衬底100的正面101上形成通孔，所述通孔可通过干法刻蚀，优选反应离子刻蚀的方法形成。作为示例，所述通孔的深度为110μm，所述通孔的底部与半导体衬底100的背面102间具有一定的距离。然后，在通孔的侧壁和底部上形成介质层310，其中，所述介质层310包括材料为氮化钽(TaN)的阻挡层312和材料为氧化硅(SiO2)的氧化层311。最后，在介质层310的表面填充材料为铜(Cu)的导电层320，并对第一半导体衬底100的正面101进行化学机械抛光处理，以使得第一半导体衬底100的正面101平坦。
应理解，作为示例，本公开附图只示出在第一半导体衬底100中的一个通孔结构300，实际上在所述第一半导体衬底100中可以形成有多个通孔结构300。
参考图4，在步骤S200中，将第一半导体衬底100的正面101连接到第二半导体衬底200。具体地，将第一半导体衬底100的正面101连接到第二半导体衬底200的方法包括：提供第二半导体衬底200，所述第二半导体衬底200中可以形成有有源器件、微型机电***(Micro-Electromechanical Systems MEMS)器件、惯性传感器以及互联结构等器件，或者还可以形成有CMOS图像传感器等。在本实施例中，第二半导体衬底200为MEMS器件。在第一半导体衬底100的正面101和第二半导体衬底的正面分别形成第一接合层和第二接合层(图中未示出)，然后选用热压结合(Thermal Compression Bonding，TCB)或者将所述第一接合层和第二接合层通过范德华力共晶键合为一体。
参考图5，在步骤S300中，采用第一平坦化工艺减薄第一半导体衬底100的背面102。在一个可选的实现方式中，先采用研磨减薄(Grinding)工艺将第一半导体衬底100的背面102减薄，使得第一半导体衬底100的厚度为115μm，再通过化学机械抛光(ChemicalMechanical Polishing，CMP)将第一半导体衬底100的背面102减薄使得第一半导体衬底100的厚度为113μm。
与现有技术在研磨减薄的过程中就露出导电层的工艺不同，本公开实施例减小了研磨减薄去除半导体衬底的背面102的尺寸，由此确保导电层320由介质层310包裹，不会在执行第一平坦化工艺的过程中有导电离子扩散到第一半导体衬底100之中。
参考图6和图7，在步骤S400，在所述第一半导体衬底100的背面102进行选择性刻蚀。去除第一半导体衬底100的部分衬底材料露出所述通孔结构300的底部，且所述第一半导体衬底100的高度小于导电层320的高度。其中，在所述选择性刻蚀工艺过程中，所述第一半导体衬底100的材料相对于介质层材料具有更高的刻蚀选择比。
优选地，在该步骤中选用深反应离子刻蚀(Deep Reactive Ion Etch，DRIE)方法去除第一半导体衬底100的部分衬底材料，同时保留通孔结构300中的介质层310基本不被刻蚀或仅被刻蚀很少的部分，使得被氧化层311包裹的阻挡层312不会被露出。反应离子刻蚀是利用高频辉光放电产生的活性基团与被腐蚀材料发生化学反应，形成挥发性产物使样品表面原子从晶格中脱落，从而实现样品表面微细图形制备的设备。选用深反应离子刻蚀可以保持非常高的刻蚀选择比。在一个可选实现方式中，刻蚀去除第一半导体衬底100的背面102的厚度10μm，由于深反应离子刻蚀的高选择比，使得材料为硅的第一半导体衬底100被刻蚀，但通孔结构300底部的氧化层311不受刻蚀的影响而保留通孔结构300，使得导电层320的高度大于刻蚀后第一半导体衬底100的厚度，由此可以确保在后续沉积隔离层400后化学机械抛光可以先露出导电层320，而第一半导体衬底100背面102仍被隔离层400覆盖。由于刻蚀速率的非一致性以及可变性，容易导致刻蚀后的第一半导体衬底100表面不均匀，刻蚀深度越大，均匀性越差。优选地，可以分多次刻蚀以提高第一半导体衬底100表面的均匀性。考虑到刻蚀效率，可以采用两次深反应离子刻蚀去除第一半导体衬底100的部分衬底材料，每次刻蚀的深度为5μm。
在一个可选的实现方式中，两次深反应离子刻蚀去除第一半导体衬底100的部分衬底材料，每次刻蚀的深度为5μm。所述深反应离子刻蚀的工艺条件为：选用气体六氟化硅(SF6)作为工艺气体，施加射频电源，使得六氟化硅反应进气形成高电离，所述蚀刻步骤中控制工作压力为20mTorr～8Torr，功率为2000W，频率为13.5MHz，直流偏压可以在-500V～1000V内连续控制，保证各向异性蚀刻的需要。所述深反应离子刻蚀***可以选择本领常用的设备，并不局限于某一型号。
与现有技术相比在研磨减薄工艺后通孔结构300仍在第一半导体衬底100之中，避免该过程中导电层320中的导电离子向第一半导体衬底100中扩散。而在选择性刻蚀第一半导体衬底100的工艺过程中，本公开实施例选择性刻蚀去除第一半导体衬底100的厚度尺寸增大，并选用高刻蚀选择比的深反应离子刻蚀以确保通孔结构300不被刻蚀，导电层320被介质层310所包裹，不会发生导电层320中的导电离子向第一半导体衬底100中扩散的现象。同时，采用多次深反应离子刻蚀的方法对第一半导体衬底100进行刻蚀，以确保刻蚀的均匀性。
参考图8，在步骤S500中，在刻蚀后的第一半导体衬底100的背面102上沉积隔离层400。所述隔离层400覆盖第一半导体衬底100的背面102以及通孔结构300高于第一半导体衬底100的部分的上表面和侧壁，且隔离层400的下表面低于所述通孔结构300中导电层320的底部。所述隔离层的材料可以为氧化硅(SiO2)或氮化硅(SiN)等材料中的一种或多种，优选的，所述隔离层400为ONO隔离层，即多层交替叠置的氧化硅(SiO2)层和氮化硅(SiN)层。所述ONO隔离层可以通过交替多次沉积氧化层和氮化层形成。所述沉积隔离层400的沉积方法可以选用本领域技术人员熟知的任何现有技术，优选采用化学气相沉积法(ChemicalVapor Deposition，CVD)，例如低温化学气相沉积(Low Temperature Chemical VaporDeposition，LTCVD)、低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)、快热化学气相沉积(Rapid Thermo Chemical Vapor Deposition，RTCVD)、等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)等。
参考图9，在步骤S600，采用第二平坦化工艺减薄隔离层400并去除通孔结构300底部的介质层310，以露出所述通孔结构中的导电层320。第二平坦化工艺可以选用本领域技术人员熟知的工艺，优选采用化学机械抛光使得隔离层400表面平坦化，并去除通孔结构300底部的介质层310。形成的隔离层400覆盖第一半导体衬底100背面102且露出通孔结构300的导电层320，导电层320外侧的介质层310。
与现有技术在化学机械抛光第一半导体衬底100的过程同时露出导电层320不同，本公开实施例在形成隔离层400之后，化学机械抛光隔离层400的同时露出导电层320，由于隔离层400与第一半导体衬底100相比能够阻止导电层320中的导电离子扩散，避免现有工艺过程在化学机械抛光第一半导体衬底100同时导电层320中的导电离子扩散到第一半导体衬底100中而导致半导体器件漏电的情况，提高产品的良率。
后续工艺中将在隔离层400上层沉积介质材料层，图案化介质材料层，在图案化的介质材料层中沉积导电材料以形成互连结构，以使第一半导体衬底100和第二半导体衬底200形成电路连接。
本公开实施例对在中通孔的工艺制程中半导体衬底的背面露出硅通孔中导电层的方法进行改进，减小现有工艺过程中研磨减薄工艺去除半导体衬底的尺寸，增加选择性刻蚀工艺去除半导体衬底的尺寸。由此，不需要同时研磨半导体衬底和导电层，避免导电层中的导电离子向半导体衬底中扩散，提高产品的良率。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种半导体器件的形成方法，其特征在于，包括：
提供第一半导体衬底，在所述第一半导体衬底的正面形成有通孔结构，所述通孔结构包括形成在通孔底部和侧壁的介质层和填充在所述介质层上的导电层；
将所述第一半导体衬底的正面连接到第二半导体衬底；
采用第一平坦化工艺减薄所述第一半导体衬底的背面；
在所述第一半导体衬底的背面进行选择性刻蚀，去除所述第一半导体衬底的部分衬底材料以露出所述通孔结构的底部，其中，所述第一半导体衬底的材料相对于介质层材料具有更高的刻蚀选择比；
在刻蚀后的所述第一半导体衬底的背面上沉积隔离层；
采用第二平坦化工艺减薄所述隔离层并去除所述通孔结构底部的介质层，以露出所述通孔结构中的导电层。
2.根据权利要求1所述的方法，其特征在于，所述介质层包括依次叠置的氧化层和阻挡层。
3.根据权利要求2所述的方法，其特征在于，在所述选择性刻蚀工艺中，去除衬底材料的同时保持所述阻挡层不被露出。
4.根据权利要求2所述的方法，其特征在于，所述选择性刻蚀工艺的工艺条件被设置为使得所述第一半导体衬底的材料相对于所述阻挡层材料具有更高的刻蚀选择比。
5.根据权利要求2所述的方法，其特征在于，所述阻挡层的材料为氮化钽(TaN)和/或碳氮化钽(TaCN)。
6.根据权利要求1所述的方法，其特征在于，所述导电结构的材料为铜；
所述第一半导体衬底的材料为硅；所述通孔结构为硅通孔。
7.根据权利要求1所述的方法，其特征在于，所述第一平坦化工艺减薄所述第一半导体衬底的背面的厚度被控制使得所述通孔结构不被露出。
8.根据权利要求1所述的方法，其特征在于，所述第一平坦化工艺包括研磨减薄和化学机械抛光。
9.根据权利要求1所述的方法，其特征在于，所述选择性刻蚀所述第一半导体衬底的方法包括一次或多次深反应离子刻蚀。
10.根据权利要求1所述的方法，其特征在于，所述沉积隔离层的方法为交替沉积氧化层和氮化层。
11.根据权利要求1所述的方法，其特征在于，所述第二平坦化工艺为化学机械抛光。
12.根据权利要求1所述的方法，其特征在于，所述选择性刻蚀的刻蚀深度被配置为使得刻蚀后的第一半导体衬底的高度小于所述导电层的高度。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111681949A (zh) * 2020-06-22 2020-09-18 长江存储科技有限责任公司 晶圆背面的处理方法
CN113035829A (zh) * 2021-03-04 2021-06-25 复旦大学 Tsv无源转接板及其制造方法
CN113363202A (zh) * 2020-03-05 2021-09-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN116314016A (zh) * 2023-04-26 2023-06-23 北京大学 一种亚微米尺寸的硅通孔结构及其制备方法、电子设备

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101582407A (zh) * 2008-05-14 2009-11-18 台湾积体电路制造股份有限公司 制造半导体衬底叠层的***、结构和方法
US20110198721A1 (en) * 2010-02-12 2011-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for thinning a wafer
CN103219281A (zh) * 2013-05-03 2013-07-24 华进半导体封装先导技术研发中心有限公司 一种tsv背面露头工艺
CN103426864A (zh) * 2013-08-26 2013-12-04 华进半导体封装先导技术研发中心有限公司 适用于转接板的tsv结构及其制备方法
CN103887231A (zh) * 2014-04-02 2014-06-25 华进半导体封装先导技术研发中心有限公司 用于tsv背面漏孔及介质层与tsv的自对准工艺
CN104143526A (zh) * 2013-05-09 2014-11-12 盛美半导体设备（上海）有限公司 穿透硅通孔结构制作方法
CN104637870A (zh) * 2015-02-27 2015-05-20 华进半导体封装先导技术研发中心有限公司 免cmp工艺的硅通孔背面漏孔工艺
CN105590868A (zh) * 2014-10-20 2016-05-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101582407A (zh) * 2008-05-14 2009-11-18 台湾积体电路制造股份有限公司 制造半导体衬底叠层的***、结构和方法
US20110198721A1 (en) * 2010-02-12 2011-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for thinning a wafer
CN103219281A (zh) * 2013-05-03 2013-07-24 华进半导体封装先导技术研发中心有限公司 一种tsv背面露头工艺
CN104143526A (zh) * 2013-05-09 2014-11-12 盛美半导体设备（上海）有限公司 穿透硅通孔结构制作方法
CN103426864A (zh) * 2013-08-26 2013-12-04 华进半导体封装先导技术研发中心有限公司 适用于转接板的tsv结构及其制备方法
CN103887231A (zh) * 2014-04-02 2014-06-25 华进半导体封装先导技术研发中心有限公司 用于tsv背面漏孔及介质层与tsv的自对准工艺
CN105590868A (zh) * 2014-10-20 2016-05-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
CN104637870A (zh) * 2015-02-27 2015-05-20 华进半导体封装先导技术研发中心有限公司 免cmp工艺的硅通孔背面漏孔工艺

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113363202A (zh) * 2020-03-05 2021-09-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113363202B (zh) * 2020-03-05 2024-07-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111681949A (zh) * 2020-06-22 2020-09-18 长江存储科技有限责任公司 晶圆背面的处理方法
CN111681949B (zh) * 2020-06-22 2021-05-18 长江存储科技有限责任公司 晶圆背面的处理方法
CN113035829A (zh) * 2021-03-04 2021-06-25 复旦大学 Tsv无源转接板及其制造方法
CN116314016A (zh) * 2023-04-26 2023-06-23 北京大学 一种亚微米尺寸的硅通孔结构及其制备方法、电子设备
CN116314016B (zh) * 2023-04-26 2023-10-03 北京大学 一种亚微米尺寸的硅通孔结构及其制备方法、电子设备

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