CN105474762B - 多层基板的制造方法及多层基板 - Google Patents

多层基板的制造方法及多层基板 Download PDF

Info

Publication number
CN105474762B
CN105474762B CN201580001519.4A CN201580001519A CN105474762B CN 105474762 B CN105474762 B CN 105474762B CN 201580001519 A CN201580001519 A CN 201580001519A CN 105474762 B CN105474762 B CN 105474762B
Authority
CN
China
Prior art keywords
conductive pattern
region
base material
base plate
thermoplastic resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580001519.4A
Other languages
English (en)
Other versions
CN105474762A (zh
Inventor
西野耕辅
用水邦明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Publication of CN105474762A publication Critical patent/CN105474762A/zh
Application granted granted Critical
Publication of CN105474762B publication Critical patent/CN105474762B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4632—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating thermoplastic or uncured resin sheets comprising printed circuits without added adhesive materials between the sheets
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0313—Organic insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/144—Stacked arrangements of planar printed circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0058—Laminating printed circuit boards onto other substrates, e.g. metallic substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09472—Recessed pad for surface mounting; Recessed electrode of component

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

一种多层基板(1)的制造方法，该多层基板是通过将形成有导体图案的基材层(11～15)层叠、热压接而形成的，在第一基材层(11)的主表面形成安装电极即导体图案(11A、11B)，在基材层(12～15)的主表面形成导体图案(12A、12B、13A、13B、14A、14B、15A)。对基材层(11～15)进行层叠，以使第一基材层(11)的主表面为最外表面。朝第一基材层(11)侧按压弹性体(101)，对层叠的基材层(11～15)进行热压接。在层叠有基材层(11～15)的层叠体(10)中，配置有导体图案，在层叠方向上观察时与导体图案(11A、11B)重叠的区域(P1、P2)中的导体图案的占有率比围住区域(P1、P2)的区域中的占有率低。藉此，能提供可以抑制安装位置的偏移的多层基板的制造方法及多层基板。

Description

多层基板的制造方法及多层基板
技术领域
本发明涉及将形成有导体图案的多个热塑性树脂基材层叠而成的多层基板的制造方法及多层基板。
背景技术
在专利文献1中，公开了在层叠有可挠性材料的绝缘体层的层叠体的平坦状的上表面及平坦状的下表面分别设有用于安装电子零件的外部电极以及与主基板连接的外部电极的电路基板。
现有技术文献
专利文献
专利文献1：国际公开第2010/113539号
发明内容
发明所要解决的技术问题
然而，在专利文献1的情况下，难以将电子零件配置于电路基板的上表面的外部电极的准确位置，另外，也难以将电路基板的下表面的外部电极配置于主基板的准确位置。因此，有可能电子零件的安装位置相对于电路基板偏移或者电路基板的安装位置相对于主基板偏移。
因此，本发明的目的在于提供能抑制安装位置的偏移的多层基板的制造方法及多层基板。
解决技术问题所采用的技术方案
本发明的多层基板的制造方法，该多层基板是通过将包括形成有导体图案的热塑性树脂基材在内的多个热塑性树脂基材层叠、并进行热压接而形成的，所述多层基板的制造方法的特征在于，包括：安装电极形成工序，在该安装电极形成工序中，在热塑性树脂基材的主表面形成安装电极；层叠工序，在该层叠工序中，以形成有所述安装电极的热塑性树脂基材的主表面为最外表面的方式对所述多个热塑性树脂基材进行层叠；以及热压接工序，在该热压接工序中，将弹性构件按压于所述最外表面的形成有所述安装电极的部分，来对层叠的所述多个热塑性树脂基材进行热压接，在所述层叠工序中，对所述多个热塑性树脂基材进行下述层叠：关于在所述热塑性树脂基材的热压接时的温度下流动性比所述热塑性树脂基材的流动性低的低流动性构件在层叠方向上的占有率，形成为在层叠方向上观察时，与所述安装电极重叠的区域中的占有率比将与所述安装电极重叠的区域围住的区域中的占有率低。
在该结构中，在热压接时，低流动性构件的占有率较低的部分在层叠方向上朝内侧凹陷，因此，在多层基板的表面中的形成有安装电极的部分形成有凹部。当将该形成有凹部的多层基板安装于主基板等电路基板的安装电极时，能以电路基板的安装电极嵌合于凹部的方式进行配置，因此，多层基板能高精度地对位于安装电极。
另外，当通过焊剂将多层基板安装于电路基板时，焊剂积存于形成的凹部内，能减少焊剂从多层基板溢出的溢出量。藉此，能抑制因溢出的焊剂而与其它电路短路这样的不良情况。另外，能抑制焊剂的扩展，因此，提高了自我对准的效果，能抑制安装位置的偏移。
较为理想的是，所述低流动性构件包括所述导体图案。
在该结构中，无需为了形成凹部而另行配置低流动性构件，能实现多层基板的低矮化。
较为理想的是，在所述层叠工序中，对所述多个热塑性树脂基材进行层叠，以在层叠方向上观察时，与所述安装电极重叠的区域中的所述导体图案的层叠数比将与所述安装电极重叠的区域围住的区域中的所述导体图案的层叠数少。
在该结构中，能降低与安装区域重叠的区域中的导体图案的占有率。
较为理想的是，形成于所述热塑性树脂基材的导体图案构成以层叠方向作为卷绕轴的线圈，在所述层叠工序中，对所述多个热塑性树脂基材进行层叠，以在层叠方向上观察时，将所述安装电极配置于所述线圈的内侧区域。
在该结构中，能使线圈图案作为低流动性构件起作用，因此，能消除或减少另行设置的低流动性构件。
较为理想的是，在所述安装电极形成工序中，在不同的热塑性树脂基材各自的主表面形成安装电极，在所述层叠工序中，对所述热塑性树脂基材进行层叠，以使所述不同的热塑性树脂基材的主表面成为彼此为相反一侧的最外表面，将弹性构件按压于形成有所述安装电极的两侧的所述最外表面来进行热压接。
在该结构中，在与安装于电路基板一侧的主表面相反一侧的多层基板的主表面形成有沿层叠方向朝内侧凹陷的凹部。能将其它电子零件安装于形成有该凹部的多层基板。当安装电子零件时，能以电子零件侧的安装电极与凹部嵌合的方式进行配置，因此，电子零件能高精度地对位于多层基板。
另外，当通过焊剂将电子零件安装于多层基板时，焊剂积存于形成的凹部内，能减少焊剂从多层基板溢出的溢出量。藉此，能抑制因溢出的焊剂而与其它电路短路这样的不良情况。另外，能抑制焊剂的扩展，因此，提高了自我对准的效果，能抑制安装位置的偏移。
发明效果
根据本发明，当安装多层基板时，能高精度地进行对位。另外，能抑制因用于安装多层基板的焊剂而与其它电路短路这样的不良情况。另外，能抑制焊剂的扩展，因此，提高了自我对准的效果，能抑制安装位置的偏移。
附图说明
图1是实施方式一的多层基板的分解立体图。
图2是图1所示的II－II线的剖视图。
图3是表示热压接层叠体后的状态的图。
图4是表示将多层基板安装于电路基板的状态的剖视图。
图5是表示将多层基板安装于电路基板的状态的剖视图。
图6是实施方式二的多层基板的分解立体图。
图7是图6所示的VII－VII线的剖视图。
图8是实施方式三的多层基板的剖视图。
图9是实施方式三的多层基板的分解图。
图10是表示将多层基板3安装于电路基板的状态的剖视图。
图11是实施方式四的多层基板的分解立体图。
图12是图11所示的XII－XII线的多层基板的剖视图。
图13是对层叠体进行热压接时的分解图。
图14是表示热压接层叠体后的状态的图。
图15是表示将多层基板安装于电路基板的状态的剖视图。
具体实施方式
(实施方式一)
图1是实施方式一的多层基板1的分解立体图。图2是图1所示的II－II线的剖视图。另外，多层基板1是通过将层叠有多个热塑性树脂的层叠体10热压接而形成的，但图1是热压接前的多层基板1的分解立体图，图2是热压接后的多层基板1的剖视图。
多层基板1包括在内部形成有线圈的层叠体10。层叠体10是依次层叠第一基材层11、第二基材层12、第三基材层13、第四基材层14及第五基材层15并进行热压接而形成的。各基材层11～15呈具有长边及短边的矩形，层叠体10呈大致长方体形状。基材层11～15是将绝缘性的热塑性树脂、例如LCP树脂(液晶聚合物树脂)作为母材而形成的。
作为热塑性树脂，存在例如PEEK(聚醚醚酮)、PEI(聚醚酰亚胺)、PPS(聚苯硫醚)、PI(聚酰亚胺)等，也可使用这些来代替液晶聚合物树脂。
在第一基材层11的一方主表面(图1中的上表面)形成有矩形状的导体图案11A、11B。导体图案11A、11B是本发明的“安装电极”的一例，另外，也是“低流动性构件”的一例。第一基材层11是层叠体10的最外层，多层基板1将形成有导体图案11A、11B的第一基材层11的主表面作为安装面，并安装于电路基板等。此外，导体图案11A、11B被用作多层基板1的安装电极。
另外，在第一基材层11的俯视观察时与导体图案11A、11B重叠的位置形成有层间连接导体11C、11D。该层间连接导体11C、11D是本发明的“低流动性构件”的一例。
在本实施方式中，以符号P1、P2表示围住导体图案11A、11B的区域、即在层叠体10的层叠方向上与该区域重叠的区域。
在第二基材层12的一方主表面(图1中的上表面)独立地形成有导体图案12A、12B。第二基材层12将形成有导体图案12A、12B的主表面设为第一基材层11侧，并层叠于第一基材层11。导体图案12A、12B呈带状，并被卷绕成在区域P1、P2具有一端，且从该位置开始拉绕，以将区域P1、P2围在内侧。此外，位于区域P1、P2的导体图案12A、12B的一端通过形成于第一基材层11的层间连接导体11C、11D与导体图案11A、11B导通。
导体图案12A、12B是本发明的“低流动性构件”的一例。导体图案12A、12B是流动性比层叠体10的热压接时的温度(例如250℃～350℃)下的基材层11～15的流动性低的构件。
在第三基材层13的一方主表面(图1中的上表面)独立地形成有导体图案13A、13B。导体图案13A、13B是本发明的“低流动性构件”的一例。第三基材层13将形成有导体图案13A、13B的主表面设为第二基材层12侧，并层叠于第二基材层12。导体图案13A、13B呈带状，并被卷绕成将区域P1、P2围在内侧。在该导体图案13A、13B上没有与区域P1、P2重叠的部分。导体图案13A、13B的一端通过形成于第二基材层12的层间连接导体(未图示)与导体图案12A、12B的一端连接。
在第四基材层14的一方主表面(图1中的上表面)独立地形成有导体图案14A、14B。导体图案14A、14B是本发明的“低流动性构件”的一例。第四基材层14将形成有导体图案14A、14B的主表面设为第三基材层13侧，并层叠于第三基材层13。导体图案14A、14B呈带状，并被卷绕成将区域P1、P2围在内侧。在该导体图案14A、14B上没有与区域P1、P2重叠的部分。导体图案14A、14B的一端通过形成于第三基材层13的层间连接导体(未图示)与导体图案13A、13B的一端连接。
在第五基材层15的一方主表面(图1中的上表面)形成有导体图案15A。导体图案15A是本发明的“低流动性构件”的一例。第五基材层15将形成有导体图案15A的主表面设为第四基材层14侧，并层叠于第四基材层14。导体图案15A呈带状，并被卷绕成将区域P1、P2围在内侧。在该导体图案15A上没有与区域P1、P2重叠的部分。导体图案15A的一端及另一端通过形成于第四基材层14的层间连接导体(未图示)与导体图案14A、14B的一端连接。
另外，未图示的形成于各层的层间连接导体是本发明的“低流动性构件”的一例。
形成于该层叠体10的各导体图案形成以导体图案11A、11B作为输入输出端、并以卷绕轴作为层叠方向的一个线圈。详细而言，导体图案12A、13A、14A形成在相同方向上卷绕、并以卷绕轴作为层叠方向的一个线圈，导体图案12B、13B、14B形成在相同方向上卷绕、并以卷绕轴作为层叠方向的一个线圈。此外，上述两个线圈由导体图案15A连接而形成一个线圈。
另外，形成于基材层12～15的各导体图案被卷绕成将区域P1、P2围在内侧。更详细而言，形成于第二基材层12的导体图案12A、12B的一部分位于该区域P1、P2，其它导体图案位于围住区域P1、P2的区域。因此，区域P1、P2中的导体图案的层叠数比围住区域P1、P2的区域中的导体图案的层叠数少。换言之，区域P1、P2中的导体图案的占有率比围住区域P1、P2的区域中的导体图案的占有率低。
多层基材1是在各基材层11～15上形成各导体图案之后、层叠各基材层11～15并沿层叠方向热压接各基材层11～15而形成的。图3是表示热压接层叠体10后的状态的图。在热压接的情况下，从第五基材层15侧按压金属刚体100，并从第一基材层11侧按压弹性体101。弹性体101是例如硅酮树脂或硅酮橡胶等。
如上所述，与第一基材层11的导体图案11A、11B在层叠方向上重叠的区域P1、P2中的导体图案的占有率比围住区域P1、P2的区域中的导体图案的占有率低。因此，区域P1、P2的层叠方向上的流动性较高，其它区域的层叠方向上的流动性较低。当用弹性体101从第一基材层11侧沿层叠方向按压于该流动性不同的层叠体10时，在流动性较低的围住区域P1、P2的区域中，弹性体101变形，但在流动性较高的区域P1、P2中，该区域P1、P2在层叠方向上变形。
具体而言，除了区域P1、P2之外的流动性较低的区域即便被弹性体101按压，也不易凹陷。与此相对，当流动性较高的区域P1、P2被弹性体101按压时，按压部分沿层叠方向朝内侧凹陷。因此，形成于区域P1、P2的导体图案11A、11B沿着层叠方向被压入至内侧，导体图案11A、11B位于比层叠体10的表面靠内侧的位置。此外，在导体图案11A、11B的周围形成有朝比层叠体10的表面靠内侧的位置凹陷的凹部10A、10B。即，导体图案11A、11B位于凹部10A、10B的底部，该凹部10A、10B形成于层叠体10的表面。
另外，在热压接时，沿层叠方向朝内侧压入导体图案11A、11B，位于在层叠方向上重合的位置的层间连接导体11C、11D及导体图案12A、12B的一部分也同样地被朝内侧压入，因此，如图2及图3所示，导体图案12A、12B的一部分与其它部分相比相对于水平方向(与层叠方向正交的方向)倾斜。
另外，弹性体101是硅酮树脂或硅酮橡胶等，但当按压热压接时的基材层11～15时，具有如上所述根据流动性的高低发生变形的弹性率的构件是较为理想的。
图4及图5是表示将多层基板1安装于电路基板200的状态的剖视图。电路基板200是例如主基板等。层叠基板1的安装电极即导体图案11A、11B位于凹部10A、10B的底部，该凹部10A、10B形成于层叠体10的表面，由此，当将多层基板1安装于电路基板200的安装电极200A、200B时，能以安装电极200A、200B与凹部10A、10B嵌合的方式进行配置，因此，多层基板1能高精度地对位于安装电极200A、200B。
另外，将导体图案11A、11B安装于安装电极200A、200B的焊剂201A、201B积存于凹部10A、10B内，能减少焊剂201A、201B从多层基板1溢出的溢出量。藉此，能抑制因溢出的焊剂而与其它电路短路这样的不良情况。另外，能抑制焊剂201A、201B的扩展，因此，提高了自我对准的效果，能抑制多层基板1的安装位置的偏移。
此外，如图5所示，在供安装电极200A、200B形成的电路基板200的一部分形成凸部210、211，并能以该凸部210、211与层叠体10的凹部10A、10B嵌合的方式进行配置，因此，多层基板1能进一步高精度地对位于安装电极200A、200B。
以下，说明多层基板1的制造方法。
在热塑性的树脂片材的一方主表面粘贴铜箔，或准备单面贴铜片材。接着，根据要形成的导体图案在铜箔上进行保护膜的图案化。进行蚀刻以形成导体图案，并去除保护膜。从树脂片材的另一方的面(未粘贴铜箔的表面)朝各部位(通过上述蚀刻去除了铜箔之后的部位)照射激光而进行开孔，并将导电性浆料填充于该孔(通路孔(via holes))。这些工序相当于本发明的“安装电极形成工序”。
在形成导体图案时，将各导体图案形成于各基材层12～15，使得在与作为安装电极的形成于第一基材层11的导体图案11A、11B在层叠方向上重合的区域P1、P2中导体图案减少。具体而言，将导体图案形成于各基材层12～15，以使区域P1、P2中的导体图案的占有率比围住区域P1、P2的区域中的导体图案的占有率低。藉此，在层叠方向上，区域P1、P2的流动性比围住区域P1、P2的区域的流动性高。
形成于各基材层12～15的导体图案是流动性比热压接时的温度下的基材层11～15的流动性低的低流动性构件。
接着，以形成有导体图案11A、11B的第一基材层11的一方主表面为最外表面的方式依次重叠基材层11～15(层叠工序)。此时，考虑到形成于基材层的层间连接导体与导体图案的位置关系，以进行对位。这样，层叠各基材层11～15以形成层叠体10。接着，以从第五基材层15侧按压金属刚体100、并从第一基材层11侧按压弹性体101的方式热压接该层叠体10(热压接工序)。藉此，流动性较高的区域P1、P2被压入至层叠方向的内侧，在层叠体10的表面形成有凹部10A、10B，并且导体图案11A、11B位于比层叠体10的表面靠内侧的位置。另外，在本实施方式中，导电性浆料填充于通路孔，因此，与通过镀覆等形成的通孔相比较，容易在热压接时发生变形，以容易使层叠体10凹陷。
如上所述，树脂片材是热塑性的，因此，也可不使用粘接剂。另外，在该加热及加压处理时，层间连接导体和与该层间连接导体相对应的导体被接合在一起。这样，藉此，能通过简单工序制造出图2所示的多层基板1。
如上所述，多层基板1具有凹部10A、10B，在该凹部10A、10B的底部形成有安装电极即导体图案11A、11B，由此，多层基板1能高精度地对位于安装电极200A、200B。另外，焊剂201A、201B积存于凹部10A、10B内，因此，能减少焊剂201A、201B从多层基板1溢出的溢出量。藉此，能抑制因溢出的焊剂201A、201B而与其它电路短路这样的不良情况。另外，能抑制焊剂201A、201B的扩展，因此，提高了自我对准的效果，能抑制安装位置的偏移。
另外，该凹部10A、10B降低了区域P1、P2中的导体图案的占有率，若用弹性体101压接则可形成该凹部10A、10B，因此，容易制造。此外，无需为了形成凹部10A、10B而将其它专用构件设于层叠体10，因此，能实现多层基板1的低矮化。此外，多层基板1是内置有线圈的电感元件，因此，能实现可以抑制安装位置的偏移的电感元件。
另外，在本实施方式中，仅导体图案12A、12B的一部分位于区域P1、P2，但其它导体图案13A、13B、14A、14B、15A也可位于区域P1、P2。在该情况下，只要区域P1、P2中的导体图案的占有率比其它区域中的导体图案的占有率低即可。另外，通过使导体图案13A、13B、14A、14B、15A位于区域P1、P2，能在形成凹部10A、10B时调节凹部10A、10B的大小(压入量)。
例如，若提高区域P1、P2中的导体图案的占有率，则弹性体101对区域P1、P2的压入量减小，能将凹部10A、10B形成得较小。若降低区域P1、P2中的导体图案的占有率，则弹性体101对区域P1、P2的压入量变大，能将凹部10A、10B形成得较大。
(实施方式二)
图6是实施方式二的多层基板2的分解立体图。图7是图6所示的VII－VII线的剖视图。
在实施方式一中，利用形成线圈的导体图案而在层叠体10上形成凹部10A、10B，与此相对，在本实施方式中，使用模拟图案23A、23B、24A、24B而在层叠体20上形成凹部20A、20B。模拟图案23A、23B、24A、24B只要是与电路的配线无关的电性独立的图案、且在热塑性树脂的压接时的温度下流动性比该热塑性树脂的流动性低的构件即可。模拟图案23A、23B、24A、24B既可以是导体，也可以是陶瓷等非导体。
多层基板2包括层叠体20。层叠体20是依次层叠第一基材层21、第二基材层22、第三基材层23、第四基材层24及第五基材层25并进行热压接而形成的。各基材层21～25呈具有长边及短边的矩形，层叠体20呈大致长方体形状。基材层21～25是将绝缘性的热塑性树脂、例如LCP树脂(液晶聚合物树脂)作为母材而形成的。
在第一基材层21的一方主表面(图6中的上表面)形成有矩形状的导体图案21A、21B。导体图案21A、21B是本发明的“安装电极”的一例，另外，也是“低流动性构件”的一例。第一基材层21是层叠体20的最外层，多层基板2将形成有导体图案21A、21B的第一基材层21的主表面作为安装面，并安装于电路基板等。此外，导体图案21A、21B被用作多层基板2的安装电极。
另外，在第一基材层21的俯视观察时与导体图案21A、21B重叠的位置形成有层间连接导体21C、21D。层间连接导体21C、21D是本发明的“低流动性构件”的一例。
在本实施方式中，也与实施方式一相同，以符号P1、P2表示围住导体图案21A、21B的区域、即在层叠体20的层叠方向上与该区域重叠的区域。
在第二基材层22的一方主表面(图6中的上表面)独立地形成有导体图案22A、22B。第二基材层22将形成有导体图案22A、22B的主表面设为第一基材层21侧，并层叠于第一基材层21。导体图案22A、22B呈带状，并在区域P1、P2具有一端，且从该位置拉出至区域P1、P2的外侧。此外，位于区域P1、P2的导体图案22A、22B的一端通过形成于第一基材层21的层间连接导体21C、21D与导体图案21A、21B导通。
在第三基材层23上独立地形成有模拟图案23A、23B。模拟图案23A、23B是本发明的“低流动性构件”的一例。第三基材层23将形成有模拟图案23A、23B的主表面设为第二基材层22侧，并层叠于第二基材层22。模拟图案23A、23B呈带状，并被卷绕成将区域P1、P2围在内侧。模拟图案23A、23B与形成于其它基材层21、22、24、25的导体图案独立。
在第四基材层24上独立地形成有模拟图案24A、24B。模拟图案24A、24B是本发明的“低流动性构件”的一例。第四基材层24将形成有导体图案24A、24B的主表面设为第三基材层23侧，并层叠于第三基材层23。模拟图案24A、24B呈带状，并被卷绕成将区域P1、P2围在内侧。模拟图案24A、24B与形成于其它基材层21～23、25的导体图案独立。
在第五基材层25的一方主表面(图6的上表面)的区域P1、P2的外侧形成有导体图案25A、25B。导体图案25A、25B是本发明的“低流动性构件”的一例。第五基材层25将形成有导体图案25A、25B的主表面设为第四基材层24侧，并层叠于第四基材层24。导体图案25A、25B通过第三基材层23及第四基材层24的未图示的层间连接导体与第二基材层22的导体图案22A、22B连通。
第五基材层25在表面层叠有多个形成有导体图案的热塑性树脂，并在内部形成有线圈。形成于第五基材层25的一方主表面的导体图案25A、25B与内置的线圈的端部连接。即，内置于多层基板2的第五基材层25的线圈以导体图案21A、21B作为输出输入端，并通过导体图案22A、22B、25A、25B与该导体图案21A、21B导通。
另外，在第五基材层25的与区域P1、P2重叠的区域中以导体图案的占有率降低的方式形成线圈是较为理想的。
在本实施方式中，与实施方式一相同，区域P1、P2中的导体图案的占有率比围住区域P1、P2的区域中的导体图案的占有率低。此外，通过层叠各基材层21～25，从第五基材层25侧按压金属刚体，从第一基材层21侧按压弹性体，并进行热压接，从而制造出在表面形成有凹部20A、20B的多层基板2。通过形成凹部20A、20B，并使安装电极即导体图案21A、21B位于比表面靠内侧的位置，从而能高精度地将多层基板2对位于电路基板的安装电极。另外，焊剂积存于凹部20A、20B内，因此，能减少焊剂从多层基板2溢出的溢出量。藉此，能抑制因溢出的焊剂而与其它电路短路这样的不良情况。另外，能抑制焊剂的扩展，因此，提高了自我对准的效果，能抑制安装位置的偏移。
另外，在本实施方式中，通过形成模拟图案23A、23B、24A、24B，与未形成模拟图案23A、23B、24A、24B的情况相比，能提高围住区域P1、P2的区域中的导体图案的占有率。因此，当由弹性体从第一基材层21侧进行按压时，容易在区域P1、P2中形成凹部20A、20B。
(实施方式三)
图8是实施方式三的多层基板3的剖视图。图9是实施方式三的多层基板3的分解图。在实施方式一、二中，仅在层叠体的一方主表面形成凹部，与此相对，在本实施方式中，在层叠体30的两方主表面形成凹部。另外，在本实施方式的多层基板3中，在层叠体30上独立地形成有两个线圈。
多层基板3是对层叠有第一基材层31、第二基材层32、第三基材层33、第四基材层34及第五基材层35的层叠体30进行热压接而形成的。
在第一基材层31的一方主表面(图9中的上表面)形成有矩形状的导体图案31A、31B。导体图案31A、31B是本发明的“安装电极”的一例，另外，也是“低流动性构件”的一例。第一基材层31是层叠体30的最外层。
在本实施方式中，也与实施方式一、二相同，以符号P1、P2表示围住导体图案31A、31B的区域、即在层叠体30的层叠方向上与该区域重叠的区域。
在第二基材层32的一方主表面(图9中的上表面)独立地形成有导体图案32A、32B。第二基材层32将形成有导体图案32A、32B的主表面设为第一基材层31侧，并层叠于第一基材层31。虽未图示出导体图案32A、32B，但与实施方式一相同，导体图案32A、32B呈带状，并被卷绕成在区域P1、P2具有一端，且从该位置开始拉绕，以将区域P1、P2围在内侧。此外，位于区域P1、P2的导体图案32A、32B的一端通过形成于第一基材层31的层间连接导体(未图示)与导体图案31A、31B导通。
导体图案32A、32B是本发明的“低流动性构件”的一例。导体图案32A、32B是流动性比层叠体30的热压接时的温度下的基材层31～35的流动性低的构件。
在第三基材层33的一方主表面(图9中的下表面)独立地形成有导体图案33A、33B。导体图案33A、33B是本发明的“低流动性构件”的一例。第三基材层33将与形成有导体图案33A、33B的主表面相反一侧的主表面(图9中的上表面)设为第二基材层32侧，并层叠于第二基材层32。导体图案33A、33B呈带状，并被卷绕成将区域P1、P2围在内侧。导体图案33A、33B的一端通过形成于第二基材层32及第三基材层33的层间连接导体(未图示)与导体图案32A、32B的一端连接。
在第四基材层34的一方主表面(图9中的下表面)独立地形成有导体图案34A、34B。导体图案34A、34B是本发明的“低流动性构件”的一例。第四基材层34将与形成有导体图案34A、34B的主表面相反一侧的主表面(图9中的上表面)设为第三基材层33侧，并层叠于第三基材层33。导体图案34A、34B呈带状，并被卷绕成将区域P1、P2围在内侧。导体图案34A、34B的一端通过形成于第四基材层34的层间连接导体(未图示)与导体图案33A、33B的一端连接。
在第五基材层35的一方主表面(图9中的下表面)形成有导体图案35A、35B。导体图案35A、35B形成于在层叠方向上与导体图案31A、31B大致重叠的位置。第五基材层35是层叠体30的最外层。第五基材层35将与形成有导体图案35A、35B的主表面相反一侧的主表面(图9中的上表面)设为第四基材层34侧，并层叠于第四基材层34。导体图案34A、35B通过形成于第五基材层35的层间连接导体等与导体图案34A、34B的一端连接。
形成于该层叠体30的各基材层31～35的导体图案31A、32A、33A、34A、35A以导体图案31a、35A作为输入输出端，从而形成一个线圈。另外，形成于各基材层31～35的导体图案31B、32B、33B、34B、35B以导体图案31B、35B作为输入输出端，从而形成一个线圈。即，在层叠体30上形成有以层叠方向作为卷绕轴的独立的两个线圈。
另外，在本实施方式中，与实施方式一、二相同，区域P1、P2中的导体图案的占有率比围住区域P1、P2的区域中的导体图案的占有率低。此外，通过层叠各基材层31～35，从第一基材层31及第五基材层35这两个基材层按压弹性体101A、101B，并进行热压接，从而制造出在表面形成有凹部30A、30B、30C、30D的多层基板3。
图10是表示将多层基板3安装于电路基板200的状态的剖视图。
在多层基板3的形成有导体图案31A、31B一侧的层叠体30的主表面安装有其它电子零件300。此时，导体图案31A、31B利用焊剂201C、201D安装于电子零件300的电极300A、300B。另外，多层基板3以形成有导体图案35A、35B一侧的层叠体30的主表面作为安装面而安装于电路基板200。此时，导体图案35A、35B利用焊剂201A、201B安装于电路基板200的安装电极200A、200B。
通过形成凹部30A、30B，并使安装电极即导体图案35A、35B位于比层叠体30的表面靠内侧的位置，从而能高精度地将多层基板3对位于电路基板200的安装电极200A、200B。另外，焊剂201A、201B积存于凹部30A、30B内，因此，能减少焊剂201A、201B从多层基板3溢出的溢出量，从而能抑制因溢出的焊剂201A、201B而与其它电路短路这样的不良情况。
同样地，通过形成凹部30C、30D，使安装电极即导体图案31A、31B位于比层叠体30的表面靠内侧的位置，从而能高精度地将电子零件300对位于多层基板3。另外，焊剂201C、201D积存于凹部30C、30D内，因此，能减少焊剂201C、201D从多层基板3溢出的溢出量，从而能抑制因溢出的焊剂201C、201D而与其它电路短路这样的不良情况。
(实施方式四)
图11是实施方式四的多层基板4的分解立体图。图12是图11所示的XII－XII线的多层基板4的剖视图。在本实施方式中，与实施方式三相同，在多层基板4的层叠体40的一方主表面形成有作为安装电极的导体图案41A、41B，在另一方主表面形成有导体图案45A、45B。此外，导体图案41A、45A以及导体图案41B、45B分别形成于在层叠方向上不同的位置。
层叠体40是层叠第一基材层41、第二基材层42、第三基材层43、第四基材层44及第五基材层45并进行热压接而形成的。
在第一基材层41的一方主表面(图11中的上表面)形成有矩形状的导体图案41A、41B。另外，在第五基材层45的一方主表面(图11中的下表面)沿层叠方向上形成有与导体图案41A、41B不同的矩形状的导体图案45A、45B。第一基材层41及第五基材层45是层叠体40的最外层。导体图案41A、41B及导体图案45A、45B是本发明的“安装电极”的一例，另外，也是“低流动性构件”的一例。
在本实施方式中，以符号P1、P2表示围住导体图案41A、41B的区域、即在层叠体40的层叠方向上与该区域重叠的区域。另外，以符号P3、P4表示围住导体图案45A、45B的区域、即在层叠体40的层叠方向上与该区域重叠的区域。
在第二基材层42的一方主表面(图11中的上表面)独立地形成有导体图案42A、42B。导体图案42A、42B是本发明的“低流动性构件”的一例。第二基材层42将形成有导体图案42A、42B的主表面设为第一基材层41侧，并层叠于第一基材层41。
导体图案42A呈带状，并具有以将区域P1围在内侧的方式卷绕的部分和以将区域P3围在内侧的方式卷绕的部分，上述两个部分导通。以将区域P1围在内侧的方式卷绕的部分的一部分位于区域P1，该一部分通过形成于第一基材层41的层间连接导体41C与导体图案41A导通。
导体图案42B呈带状，并具有以将区域P2围在内侧的方式卷绕的部分和以将区域P4围在内侧的方式卷绕的部分，上述两个部分导通。以将区域P2围在内侧的方式卷绕的部分的一部分位于区域P2，该一部分通过形成于第一基材层41的层间连接导体41D与导体图案41B导通。
层间连接导体41C、41D是本发明的“低流动性构件”的一例。
在第三基材层43的一方主表面(图11中的上表面)独立地形成有导体图案43A、43B、43C、43D。导体图案43A、43B、43C、43D是本发明的“低流动性构件”的一例。第三基材层43将形成有各导体图案43A、43B、43C、43D的主表面设为第二基材层42侧，并层叠于第二基材层42。
导体图案43A呈带状，并被卷绕成将区域P3围在内侧。导体图案43A通过形成于第二基材层42的层间连接导体(未图示)与导体图案42A导通。导体图案43B呈带状，并被卷绕成将区域P1围在内侧。导体图案43B通过形成于第二基材层42的层间连接导体(未图示)与导体图案42A导通。
导体图案43C呈带状，并被卷绕成将区域P2围在内侧。导体图案43C通过形成于第二基材层42的层间连接导体(未图示)与导体图案42B导通。导体图案43D呈带状，并被卷绕成将区域P4围在内侧。导体图案43D通过形成于第二基材层42的层间连接导体(未图示)与导体图案42B导通。
在第四基材层44的一方主表面(图11中的上表面)独立地形成有导体图案44A、44B、44C。导体图案44A、44B、44C是本发明的“低流动性构件”的一例。第四基材层44将形成有导体图案44A、44B、44C的主表面设为第三基材层43侧，并层叠于第三基材层43。
导体图案44A呈带状，并被卷绕成将区域P3围在内侧。导体图案44A通过形成于第三基材层43的层间连接导体(未图示)与导体图案43A导通。导体图案44B呈带状，并具有以将区域P1围在内侧的方式卷绕的部分和以将区域P2围在内侧的方式卷绕的部分，上述两个部分导通。以将区域P1围在内侧的方式卷绕的部分通过形成于第三基材层43的层间连接导体(未图示)与导体图案43B导通。以将区域P2围在内侧的方式卷绕的部分通过形成于第三基材层43的层间连接导体(未图示)与导体图案43C导通。导体图案44C呈带状，并被卷绕成将区域P4围在内侧。导体图案44C通过形成于第三基材层43的层间连接导体(未图示)与导体图案43D导通。
在第五基材层45的另一方主表面(图11的上表面)形成有热固性树脂的模拟图案451、452、453、454。模拟图案451、452、453、454因加热而固化，因此，在热压接时，流动性比基材层41～45低。模拟图案451、452、453、454是本发明的“低流动性构件”的一例。第五基材层45将形成有模拟图案451、452、453、454的主表面设为第四基材层44侧，并层叠于第四基材层44。
模拟图案451、452被卷绕成将区域P3、P4围在内侧。形成于第五基材层45的一方主表面的导体图案45A、45B通过形成于第四基材层44的层间连接导体44D、44E及形成于第五基材层45的层间连接导体45C、45D与导体图案44A、44C连接。
另外，模拟图案453、454被卷绕成将区域P1、P2围在内侧。
形成于该层叠体40的各导体图案以导体图案41A、41B、45A、45B作为输入输出端，从而形成三个线圈。详细而言，形成以下第一线圈：以导体图案41A、45A作为输入输出端，导体图案43A、44A及导体图案42A的、以将区域P3围在内侧的方式卷绕的部分在相同方向上卷绕，并以层叠方向作为卷绕轴。
另外，以导体图案41A、41B作为输入输出端，形成导体图案42A的、以将区域P1围在内侧的方式卷绕的部分和导体图案43B及导体图案44B的、以将区域P1围在内侧的方式卷绕的部分在相同方向上卷绕而形成的线圈；以及导体图案44B的、以将区域P2围在内侧的方式卷绕的部分和导体图案43C及导体图案42B的、以将区域P2围在内侧的方式卷绕的部分在相同方向上卷绕而形成的线圈。上述两个线圈以层叠方向作为卷绕轴，并且两个线圈在导体图案44B中连接，从而形成第二线圈。
此外，形成以下第三线圈：以导体图案41B、45B作为输入输出端，导体图案44C、43D及导体图案42B的、以将区域P4围在内侧的方式卷绕的部分在相同方向上卷绕，并以层叠方向作为卷绕轴。
如上所述，通过将导体图案形成于各基材层41～45，在本实施方式中，与实施方式一相同，区域P1、P2、P3、P4中的导体图案的占有率也比围住区域P1、P2、P3、P4的区域中的导体图案的占有率低。此处，形成于围住区域P1、P2、P3、P4的区域的模拟图案451、452、453、454是热固性树脂，并是流动性比热压接时的温度下的基材层31～35的流动性低的构件。因此，模拟图案451、452、453、454在热压接时与其它导体图案相同地起作用。此外，与实施方式三相同，通过层叠各基材层41～45，从第一基材层41及第五基材层45这两个基材层按压弹性体，并进行热压接，从而制造出在表面形成有凹部40A、40B、40C、40D的多层基板4。
图13是对层叠体40进行热压接时的分解图。图14是表示热压接层叠体40后的状态的图。
多层基材4是在各基材层41～45上形成各导体图案之后、层叠各基材层41～45并沿层叠方向热压接各基材层41～45而形成的。在热压接的情况下，在供凹部40C、40D形成的区域P1、P2中，从第一基材层41侧按压弹性体101C，并从第五基材层45侧按压金属刚体100B。另外，在供凹部40A、40B形成的区域P3、P4中，从第五基材层45侧按压弹性体101D、101E，并从第一基材层41侧按压金属刚体100A。
藉此，区域P1、P2、P3、P4中的导体图案的占有率比围住区域P1、P2、P3、P4的区域中的导体图案的占有率低。因此，当用弹性体101C从第一基材层41侧按压区域P1、P2时，该按压部分沿层叠方向朝内侧凹陷。因此，形成于区域P1、P2的导体图案41A、41B沿着层叠方向被压入至内侧，导体图案41A、41B位于比层叠体40的表面靠内侧的位置。此外，在导体图案41A、41B的周围形成有朝比层叠体40的表面靠内侧的位置凹陷的凹部40C、40D。
另外，当用弹性体101D、101E从第五基材层45侧按压区域P3、P4时，该按压部分沿层叠方向朝内侧凹陷。因此，形成于区域P3、P4的导体图案45A、45B沿着层叠方向被压入至内侧，导体图案45A、45B位于比层叠体40的表面靠内侧的位置。此外，在导体图案45A、45B的周围形成有朝比层叠体40的表面靠内侧的位置凹陷的凹部40A、40B。
图15是表示将多层基板4安装于电路基板200的状态的剖视图。
与实施方式三相同，在多层基板4的形成有导体图案41A、41B一侧的层叠体40的主表面安装有其它电子零件300。此时，电子零件300的电极300A、300B利用焊剂201C、201D安装于导体图案41A、41B。另外，多层基板4以形成有导体图案45A、45B一侧的层叠体40的主表面作为安装面而安装于电路基板200。此时，导体图案45A、45B利用焊剂201A、201B安装于电路基板200的安装电极200A、200B。
通过形成凹部40A、40B，并使安装电极即导体图案45A、45B位于比层叠体40的表面靠内侧的位置，从而能高精度地将多层基板4对位于电路基板的安装电极。另外，即便在对位时产生偏移，也可在回流(reflow)时朝正常的位置进行修复，因此，能减小安装时的位置偏移。另外，焊剂201A、201B积存于凹部40A、40B内，因此，能减少焊剂201A、201B从多层基板4溢出的溢出量，从而能抑制因溢出的焊剂201A、201B成为焊球、发生剥离而与其它电路短路这样的不良情况。
同样地，通过形成凹部40C、40D，使安装电极即导体图案41A、41B位于比层叠体40的表面靠内侧的位置，从而能高精度地将电子零件300对位于多层基板4。另外，即便在对位时产生偏移，也可在回流时朝正常的位置进行修复，因此，能减小安装时的位置偏移。另外，焊剂201C、201D积存于凹部40C、40D内，因此，能减少焊剂201C、201D从多层基板4溢出的溢出量，从而能抑制因溢出的焊剂201C、201D成为焊球、发生剥离而与其它电路短路这样的不良情况。
另外，在上述实施方式中，为了便于说明，以比实际的层叠数(例如十层)少的结构说明基材层的层叠数。因此，关于低流动性构件在层叠方向上的占有率，在层叠方向上观察时，和安装电极重叠的区域中的占有率与将和安装电极重叠的区域围住的区域中的占有率之差在附图上看上去较小。然而，实际的层叠数比未图示的层叠数多，位于将和安装电极重叠的区域围住的区域中的低流动性构件的层叠数比图示的层叠数多。因此，实际上，在层叠方向上观察时，和安装电极重叠的区域中的占有率与将和安装电极重叠的区域围住的区域中的占有率之差更为显著。
(符号说明)
P1、P2、P3、P4 区域
1、2、3、4 多层基板
10、20、30、40 层叠体
10A、10B 凹部
11、21、31、41 第一基材层
11A、11B 导体图案
11C、11D 层间连接导体
12、22、32、42 第二基材层
12A、12B、13A、13B、14A、14B、15A 导体图案
13、23、33、43 第三基材层
14、24、34、44 第四基材层
15、25、35、45 第五基材层
20A、20B 凹部
21A、21B、22A、22B、25A、25B 导体图案
21C、21D 层间连接导体
23A、23B、24A、24B 模拟图案
30A、30B、30C、30D 凹部
31A、31B、32A、32B、33A、33B、34A、34B、35A、35B 导体图案
40A、40B、40C、40D 凹部
41A、41B、42A、42B、42C、43A、43B、43C、43D、44A、44B、44C、45A、45B 导体图案
41C、41D、44D、44E 层间连接导体
45C、45D 层间连接导体
100、100A、100B 金属刚体
101、101A、101B、101C、101D、101E 弹性体(弹性构件)
200 电路基板
200A、200B 安装电极
201A、201B、201C、201D 焊剂
23A、23B、24A、24B 模拟图案
210、211 凸部
300 电子零件
300A、300B 安装电极
451、452、453、454 模拟图案

Claims (7)

1.一种多层基板的制造方法，该多层基板是通过将包括形成有导体图案的热塑性树脂基材在内的多个热塑性树脂基材层叠、并进行热压接而形成的，
所述多层基板的制造方法的特征在于，包括：
安装电极形成工序，在该安装电极形成工序中，在热塑性树脂基材的主表面形成安装电极；
层叠工序，在该层叠工序中，以形成有所述安装电极的热塑性树脂基材的主表面为最外表面的方式对所述多个热塑性树脂基材进行层叠；以及
热压接工序，在该热压接工序中，将弹性构件按压于所述最外表面的形成有所述安装电极的部分，来对层叠的所述多个热塑性树脂基材进行热压接，
在所述层叠工序中，
对所述多个热塑性树脂基材进行下述层叠：关于在所述热塑性树脂基材的热压接时的温度下流动性比所述热塑性树脂基材的流动性低的低流动性构件在层叠方向上的占有率，形成为在层叠方向上观察时，与所述安装电极重叠的区域中的占有率比将与所述安装电极重叠的区域围住的区域中的占有率低，
在所述热压接工序中，通过所述热压接在形成有所述安装电极的部分形成有所述热塑性树脂基材凹陷的凹部。
2.如权利要求1所述的多层基板的制造方法，其特征在于，
所述低流动性构件包括所述导体图案。
3.如权利要求2所述的多层基板的制造方法，其特征在于，
在所述层叠工序中，对所述多个热塑性树脂基材进行层叠，以在层叠方向上观察时，与所述安装电极重叠的区域中的所述导体图案的层叠数比将与所述安装电极重叠的区域围住的区域中的所述导体图案的层叠数少。
4.如权利要求3所述的多层基板的制造方法，其特征在于，
形成于所述热塑性树脂基材的导体图案构成以层叠方向作为卷绕轴的线圈，
在所述层叠工序中，对所述多个热塑性树脂基材进行层叠，以在层叠方向上观察时，将所述安装电极配置于所述线圈的内侧区域。
5.如权利要求1至4中任一项所述的多层基板的制造方法，其特征在于，
在所述安装电极形成工序中，在不同的热塑性树脂基材各自的主表面形成安装电极，
在所述层叠工序中，对所述热塑性树脂基材进行层叠，以使所述不同的热塑性树脂基材的主表面成为彼此为相反一侧的最外表面，
在所述热压接工序中，将弹性构件按压于形成有所述安装电极的两侧的所述最外表面来进行热压接。
6.一种多层基板，是通过将包括形成有导体图案的热塑性树脂基材在内的多个热塑性树脂基材层叠、并进行热压接而形成的，
其特征在于，包括：
层叠体，该层叠体层叠有多个热塑性树脂基材；以及
安装电极，该安装电极形成于所述层叠体的主表面，
所述层叠体在形成有所述安装电极的部分具有沿层叠方向朝内侧凹陷的凹部，且配置有低流动性构件，该低流动性构件的流动性在所述热塑性树脂基材的热压接时的温度下比所述热塑性树脂基材的流动性低，关于所述低流动性构件在层叠方向上的占有率，形成为在层叠方向上观察时，与所述安装电极重叠的区域中的占有率比将与所述安装电极重叠的区域围住的区域中的占有率低。
7.如权利要求6所述的多层基板，其特征在于，
所述多层基板配置于电路基板，该电路基板具有形成有电极的凸部，所述层叠体的所述凹部与所述电路基板的所述凸部嵌合，所述安装电极通过焊剂与所述电路基板的所述电极连接。
CN201580001519.4A 2014-02-26 2015-02-23 多层基板的制造方法及多层基板 Active CN105474762B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014-035526 2014-02-26
JP2014035526 2014-02-26
PCT/JP2015/054939 WO2015129600A1 (ja) 2014-02-26 2015-02-23 多層基板の製造方法、及び多層基板

Publications (2)

Publication Number Publication Date
CN105474762A CN105474762A (zh) 2016-04-06
CN105474762B true CN105474762B (zh) 2018-05-11

Family

ID=54008920

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580001519.4A Active CN105474762B (zh) 2014-02-26 2015-02-23 多层基板的制造方法及多层基板

Country Status (4)

Country Link
US (1) US10051730B2 (zh)
JP (1) JP5880802B1 (zh)
CN (1) CN105474762B (zh)
WO (1) WO2015129600A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017026208A1 (ja) * 2015-08-10 2017-02-16 株式会社村田製作所 樹脂多層基板およびその製造方法
CN208258200U (zh) * 2016-02-04 2018-12-18 株式会社村田制作所 树脂多层基板
JP6520801B2 (ja) * 2016-04-19 2019-05-29 株式会社村田製作所 電子部品
JP6512161B2 (ja) * 2016-04-21 2019-05-15 株式会社村田製作所 電子部品
JP6447567B2 (ja) * 2016-04-28 2019-01-09 株式会社村田製作所 多層基板
CN209517682U (zh) * 2016-05-19 2019-10-18 株式会社村田制作所 多层基板
CN210840270U (zh) 2017-03-24 2020-06-23 株式会社村田制作所 多层基板以及致动器
CN110876012B (zh) * 2018-08-31 2021-06-15 恒劲科技股份有限公司 具有能量转换功能的集积化驱动模块及其制造方法
WO2023084943A1 (ja) * 2021-11-11 2023-05-19 株式会社村田製作所 電子部品

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5949654A (en) * 1996-07-03 1999-09-07 Kabushiki Kaisha Toshiba Multi-chip module, an electronic device, and production method thereof
WO2010113539A1 (ja) * 2009-04-02 2010-10-07 株式会社村田製作所 回路基板
JP2012129364A (ja) * 2010-12-15 2012-07-05 Murata Mfg Co Ltd コイル内蔵基板

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03187293A (ja) * 1989-12-15 1991-08-15 Hitachi Chem Co Ltd 銅張り積層板の製造方法
EP1895589A3 (en) * 1997-10-17 2013-04-03 Ibiden Co., Ltd. Semiconductor package substrate
JP4973202B2 (ja) 2007-01-11 2012-07-11 株式会社デンソー 多層回路基板の製造方法
JP5150518B2 (ja) * 2008-03-25 2013-02-20 パナソニック株式会社 半導体装置および多層配線基板ならびにそれらの製造方法
JP5566771B2 (ja) * 2010-05-18 2014-08-06 日本特殊陶業株式会社 多層配線基板
JP5333680B2 (ja) * 2010-10-08 2013-11-06 株式会社村田製作所 部品内蔵基板およびその製造方法
JP5619580B2 (ja) * 2010-11-22 2014-11-05 日本メクトロン株式会社 多層プリント配線板の製造方法
JP5146627B2 (ja) * 2011-02-15 2013-02-20 株式会社村田製作所 多層配線基板およびその製造方法
WO2012121141A1 (ja) * 2011-03-07 2012-09-13 株式会社村田製作所 セラミック多層基板およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5949654A (en) * 1996-07-03 1999-09-07 Kabushiki Kaisha Toshiba Multi-chip module, an electronic device, and production method thereof
WO2010113539A1 (ja) * 2009-04-02 2010-10-07 株式会社村田製作所 回路基板
JP2012129364A (ja) * 2010-12-15 2012-07-05 Murata Mfg Co Ltd コイル内蔵基板

Also Published As

Publication number Publication date
WO2015129600A1 (ja) 2015-09-03
JP5880802B1 (ja) 2016-03-09
US20160165720A1 (en) 2016-06-09
JPWO2015129600A1 (ja) 2017-03-30
CN105474762A (zh) 2016-04-06
US10051730B2 (en) 2018-08-14

Similar Documents

Publication Publication Date Title
CN105474762B (zh) 多层基板的制造方法及多层基板
US20200251274A1 (en) Embedded magnetic component device
US9508483B2 (en) Inductor device, method for manufacturing the same and printed wiring board
US11058007B2 (en) Component carrier with two component carrier portions and a component being embedded in a blind opening of one of the component carrier portions
US10319509B2 (en) Embedded magnetic component device
JP2015088753A (ja) コイル部品とその製造方法、コイル部品内蔵基板、及びこれを含む電圧調節モジュール
US9460841B2 (en) Integrated inductor device with high inductance in a radiofrequency identification system
CN106024763B (zh) 线圈嵌入式集成电路基板及其制造方法
KR20160111153A (ko) 인덕터 및 인덕터의 제조 방법
JP4228677B2 (ja) 回路基板
WO2014162478A1 (ja) 部品内蔵基板及びその製造方法
WO2015166588A1 (ja) 部品内蔵リジッドフレックス基板
JP2010103388A (ja) 積層フレキシブル配線基板、その製造方法、及びそれを用いたｒｆｉｄ用電子タグのアンテナ
US9485878B2 (en) Substrate structure having electronic components and method of manufacturing substrate structure having electronic components
JP2004040001A (ja) コイル部品及び回路装置
JPWO2008066028A1 (ja) 受動部品内蔵インターポーザ
US10629350B2 (en) Flexible inductor
WO2014125894A1 (ja) 積層回路基板
US20170042033A1 (en) Component built-in multilayer board
US10256030B2 (en) Flexible plate adapted to be used in winged coil structure, winged coil structure, and method of manufacturing winged coil structure
JP4718890B2 (ja) 多層配線基板及びその製造方法、多層配線基板構造体
WO2017150614A1 (ja) 電子部品モジュール、ｄｃ－ｄｃコンバータおよび電子機器
JP2012230954A (ja) プリント配線板及びプリント配線板の製造方法
CN110351949B (zh) 具磁感应线圈及软板的增层载板结构
JP2010141029A (ja) プリント配線板及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant