CN105471286B - 同步整流电路、无线充电***以及同步整流方法 - Google Patents

同步整流电路、无线充电***以及同步整流方法 Download PDF

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Abstract

本发明涉及一种同步整流电路、无线充电***以及同步整流方法，其中同步整流电路包括过零比较器，用以将从线圈上获取的信号进行处理，以获取第一交流信号和第二交流信号；FPGA模块，用以根据第一交流信号和第二交流信号获取死区保护时间；MOS管驱动模块，用以根据FPGA模块获取的死区保护时间形成MOS管整流模块的驱动信号；MOS管整流模块，用以根据驱动信号实现同步整流，并将同步整流后的信号输出至负载。采用该种结构的同步整流电路、无线充电***以及同步整流方法，在保证同步整流效率的基础上，降低了同步整流实时控制时序的要求，能自适应地跟随不同频率的交流信号设置相应的死区时间，节约了同步整流控制的设计成本。

Description

同步整流电路、无线充电***以及同步整流方法
技术领域
本发明涉及电子技术领域，尤其涉及无线充电，具体是指一种同步整流电路、无线充电***以及同步整流方法。
背景技术
相比二极管整流，同步整流技术可以降低整流电路自身损耗，提高整机效率。目前，对效率要求高的电路应用中常常采用同步整流技术。为了避免交替导通的MOS开关管出现同时导通，同步整流控制时序较为复杂，这样牺牲电路结构复杂性和稳定性来换取效率。
现有同步整流技术中，主要是建立在准确采样原边开关管的PWM波时序的基础上，送到副边MOS管驱动器之前，需要采样原边开关管的PWM波时序，然后经过数字信号处理。这些回路会引入较大的时间延迟，对于控制电路提出了更加苛刻的要求，同时会降低整个工作***的效率。
此外，无主开关管控制的同步整流电路为了获取更高的***效率，在整流前的交流(AC)电流为零时，将整流开关MOS管进行切换。即尽量将同步整流管工作在AC电流断续模式(Discontinuous Conduction Mode，简称DCM)。为了实现DCM的控制，需要高性能的AC电流过零检测电路，这就对其中比较器的偏移量控制提出较高的要求，提高了同步整流电路的成本和复杂度。
同步整流为准确采样原边控制信号PWM波形，要求过零检测电路响应时间要快。此外，被采样的交流信号有干扰时，过零检测会出现毛刺等错误波形。折中考虑过零检测电路的动态响应、抗干扰能力和复杂度，是同步整流控制电路设计的关键。
发明内容
本发明的目的是克服了上述现有技术中提及的至少一个缺点，提供了一种能够调整过零检测电路输出的采样信号脉宽、并滤除该信号中出现的毛刺、最终将处理后的控制信号送入同步整流驱动电路、提高同步整流电路的整流效率和可靠性的同步整流电路、无线充电***以及同步整流方法。
为了实现上述目的，本发明的同步整流电路、无线充电***以及同步整流方法具有如下构成：
该同步整流电路，其主要特点是，所述的同步整流电路包括：
过零比较器，用以将从线圈上获取的信号进行处理，以获取过零比较器第一交流输出信号和过零比较器第一交流输出信号；
FPGA模块，用以根据所述的从线圈上获取的信号获取死区保护时间；
MOS管驱动模块，用以根据所述的FPGA模块获取的死区保护时间形成MOS管整流模块的驱动信号；
MOS管整流模块，用以根据所述的驱动信号实现同步整流，并将同步整流后的信号输出至负载。
进一步地，所述的过零比较器包括两路过零比较器单元，该两路过零比较器单元分别与所述的线圈的第一端和第二端相连接，从而输出过零比较器第一交流输出信号和过零比较器第二交流输出信号，其中每一路过零比较器单元均包括第一电阻R1、第二电阻R2、第三电阻R3、第一电容C1、第二电容C2、第一二极管D1以及比较器，所述的第一电阻R1的第一端、所述的第一电容C1的第一端均与从线圈的相应端上获取的信号相连接，所述的第一电阻R1的第二端、所述的第一电容C1的第二端、所述的第二电阻R2的第一端以及所述的第一二极管D1的第一端相连接，所述的第一二极管D1的第二端接地，所述的第二电阻R2的第二端、所述的第三电阻R3的第一端、所述的第二电容C2的第一端以及所述的比较器的正向输入端相连接，所述的第三电阻R3的第二端接电源Vdd，所述的第二电容C2的第二端与所述的比较器的输出端相连接，所述的比较器的反向输入端接一电压Vref，该电压Vref的大小为该比较器正向输入端输入的信号的直流分量，所述的比较器的输出端与所述的FPGA模块相连接。
进一步地，所述的MOS管整流模块包括第一MOS管、第二MOS管、第三MOS管以及第四MOS管，所述的第一MOS管的源极、所述的第二MOS管的漏极以及所述的线圈的第一端所输出的第一交流信号相连接，所述的第一MOS管的栅极与第一电压AH相连接，所述的第二MOS管的栅极与第二电压AL相连接，所述的第一MOS管的漏极、所述的第三MOS管的漏极以及所述的负载的第一端相连接；所述的第三MOS管的源极、所述的第四MOS管的漏极以及所述的线圈的第二端所输出的第二交流信号相连接，所述的第二MOS管的源极、所述的第四MOS管的源极、所述的负载的第二端均接地，所述的第三MOS关的栅极与第三电压BH相连接，所述的第四MOS管的栅极与第四电压BL相连接。
进一步地，所述的过零比较器包括电流过零检测模块以及电压过零检测模块；或者所述的过零比较器仅包括电压过零检测模块。
本发明还包括一种无线充电***，其主要特点是，所述的***包括发送端以及接收端；
所述的发送端包括PWM信号产生模块、MOS管开关模块以及初级线圈；所述的PWM信号产生模块与所述的MOS管开关模块相连接，所述的MOS管开关模块与所述的初级线圈相连接；
所述的接收端包括次级线圈、第一谐振电容Cd、第二谐振电容Cs、同步整流电路；所述的第一谐振电容Cd跨接在所述的次级线圈的两端，所述的次级线圈的第一端通过所述的第二谐振电容Cs与所述的MOS管整流模块相连接，所述的次级线圈的第一端还通过所述的第二谐振电容(Cs)与所述的过零比较器相连接，所述的次级线圈的第二端与所述的过零比较器相连接。
本发明还涉及一种同步整流的方法，其主要特点是，所述的方法包括以下步骤：
(1)所述的过零比较器将从线圈上获取的信号进行处理，以获取过零比较器第一交流输出信号和过零比较器第二交流输出信号；
(2)所述的FPGA模块根据所述的从线圈上获取的信号获取死区保护时间；
(3)所述的MOS管驱动模块根据所述的FPGA模块获取的死区保护时间形成MOS管整流模块的驱动信号；
(4)所述的MOS管整流模块根据所述的驱动信号实现同步整流，并将同步整流后的信号输出至负载。
进一步地，所述的步骤(2)具体包括以下步骤：
(2.1)所述的FPGA模块检测所述的过零比较器第一交流输出信号以及所述的过零比较器第二交流输出信号是否存在毛刺；
(2.2)如果检测到所述的过零比较器第一交流输出信号或所述的过零比较器第二交流输出信号存在毛刺，则所述的FPGA模块根据从线圈上获取的信号的频率更新所述的死区保护时间，且进入安全模式后启动安全计数器；然后继续步骤(2.4)；
(2.3)如果检测到所述的过零比较器第一交流输出信号以及所述的过零比较器第二交流输出信号不存在毛刺，则继续步骤(2.7)；
(2.4)所述的FPGA模块判断所述的安全计数器是否计数完成；
(2.5)如果所述的安全计数器计数完成，则所述的FPGA模块检测所述的过零比较器第一交流输出信号以及所述的过零比较器第二交流输出信号是否存在毛刺；
(2.6)如果检测到所述的过零比较器第一交流输出信号或所述的过零比较器第二交流输出信号存在毛刺，则继续步骤(2.2)；
(2.7)如果检测到所述的过零比较器第一交流输出信号以及所述的过零比较器第二交流输出信号不存在毛刺，则所述的FPGA模块获取从线圈上获取的信号的频率；然后继续步骤(2.9)；
(2.8)如果所述的安全计数器计数未完成，则继续步骤(2.4)；
(2.9)所述的FPGA模块根据所述的过零比较器第一交流输出信号以及所述的过零比较器第二交流输出信号的频率更新所述的死区保护时间。
更进一步地，所述的死区保护时间包括Start lag时间和Stop lead时间；所述的FPGA模块根据从线圈上获取的信号的频率更新所述的死区保护时间，具体为：
当所述的过零比较器第一交流输出信号的频率以及所述的过零比较器第二交流输出信号的频率介于110～130KHz时，所述的Start lag时间为T_lag1，所述的Stop lead时间为T_lead1；
当所述的过零比较器第一交流输出信号的频率以及所述的过零比较器第二交流输出信号的频率介于130～150KHz时，所述的Start lag时间为T_lag2，所述的Stop lead时间为T_lead2；
当所述的过零比较器第一交流输出信号的频率以及所述的过零比较器第二交流输出信号的频率介于150～170KHz时，所述的Start lag时间为T_lag3，所述的Stop lead时间为T_lead3；
当所述的过零比较器第一交流输出信号的频率以及所述的过零比较器第二交流输出信号的频率介于170～190KHz时，所述的Start lag时间为T_lag4，所述的Stop lead时间为T_lead4；
当所述的过零比较器第一交流输出信号的频率以及所述的过零比较器第二交流输出信号的频率介于190～205KHz时，所述的Start lag时间为T_lag5，所述的Stop lead时间为T_lead5；
当所述的过零比较器第一交流输出信号或所述的过零比较器第二交流输出信号出现毛刺时，所述的Start lag时间为T_lag6，所述的Stop lead时间为T_lead6。
采用了该发明中的同步整流电路、无线充电***以及同步整流方法，在保证同步整流效率的基础上，降低了同步整流实时控制时序的苛刻要求，节约了同步整流控制的设计成本，同时提高了***的安全可靠性，能自适应地跟随不同频率的交流信号设置相应的死区时间，进一步提高来了同步整流的效率。
附图说明
图1为本发明的无线充电***的结构示意图。
图2为本发明的过零比较器的电路图。
图3a为本发明的MOS管整流模块的电路图。
图3b为本发明的MOS管控制的时序图。
图4为本发明的死区保护时间的波形图。
图5为本发明的FPGA模块的控制流程图。
具体实施方式
为了能够更清楚地描述本发明的技术内容，下面结合具体实施例来进行进一步的描述。
本发明的目的是代替同步整流自驱动，通过采集整流前的交流信号，送入硬件电路进行时序处理，消除采集交流信号时产生的毛刺，避免MOS管驱动两反相输出信号出现同相的情况，提高了同步整流控制的安全可靠性性和灵活性。
请参阅图1所示，本发明的同步整流电路包括：
过零比较器，用以将从线圈上获取的信号进行处理，以获取过零比较器第一交流输出信号和过零比较器第二交流输出信号；
FPGA模块，用以根据所述的从线圈上获取的信号获取死区保护时间；
MOS管驱动模块，用以根据所述的FPGA模块获取的死区保护时间形成MOS管整流模块的驱动信号；
MOS管整流模块，用以根据所述的驱动信号实现同步整流，并将同步整流后的信号输出至负载。
由图1可知产生同步整流管的控制信号，需要经过三个模块，过零比较器、FPGA模块和MOS管驱动模块。这三个模块都存在时间延迟，并且MOS管整流模块也存在开启和关断的延迟。此外考虑到降低同步整流控制工作时钟，以提高***工作效率，将FPGA模块处理输出的MOS驱动信号比过零比较器采样到的信号晚一个周期。
在一种优选的实施方式中，过零比较器的响应速度直接影响交流信号第一交流信号Rx_A/第二交流信号Rx_B上升沿和下降沿采样准确度，请参阅图2所示，所述的过零比较器包括第一电阻R1、第二电阻R2、第三电阻R3、第一电容C1、第二电容C2、第一二极管D1以及比较器，所述的第一电阻R1的第一端、所述的第一电容C1的第一端均与从线圈上获取的信号相连接，所述的第一电阻R1的第二端、所述的第一电容C1的第二端、所述的第二电阻R2的第一端以及所述的第一二极管D1的第一端相连接，所述的第一二极管D1的第二端接地。所述的第二电阻R2的第二端、所述的第三电阻R3的第一端、所述的第二电容C2的第一端以及所述的比较器的正向输入端相连接，所述的第三电阻R3的第二端接电源Vdd。所述的第二电容C2的第二端与所述的比较器的输出端相连接。所述的比较器的反向输入端接一电压Vref，该电压Vref的大小为该比较器正向输入端输入的信号的直流分量，所述的比较器的输出端与所述的FPGA模块相连接。
在实际应用中，其利用第一二极管D1的快速开关特性，来降低输出延迟。第一电阻R1有两个作用：
a)限流，防止电流过大击穿二极管；
b)和第二电阻R2、第三电阻R3组成分压网络，为比较器正向输入端提供直流分量。
交流信号第一交流信号Rx_A/第二交流信号Rx_B是方波，所以其上升沿和下降沿富含高频分量，此时小容值的第一电容C1对于高频来说容抗很低，第一交流信号Rx_A/第二交流信号Rx_B通过第一二极管D1对该电容进行快速充放电。从而使第一交流信号Rx_A/第二交流信号Rx_B到达比较器正向输入端的延迟时间缩短，增加过零比较电路的动态响应速度，提高了交流信号边沿的采样准确度。
第二电容C2起到正反馈的作用，使比较器有一定的迟滞效果，提高过零比较器的抗干扰能力。由于该电路是过零比较，故Vref要等于比较器正向输入信号的直流分量。
保证了对交流信号第一交流信号Rx_A、第二交流信号Rx_B采样准确度和抗干扰能力，可以降低对该采样信号数字信号处理部分设计的复杂度；在一种优选的实施方式中，请参阅图3a所示，所述的MOS管整流模块包括第一MOS管、第二MOS管、第三MOS管以及第四MOS管，所述的第一MOS管的源极、所述的第二MOS管的漏极以及所述的第一交流信号Rx_A相连接，所述的第一MOS管的栅极与第一电压AH相连接，所述的第二MOS管的栅极与第二电压AL相连接，所述的第一MOS管的漏极、所述的第三MOS管的漏极以及所述的负载的第一端相连接；所述的第三MOS管的源极、所述的第四MOS管的漏极以及所述的第二交流信号Rx_B相连接，所述的第二MOS管的源极、所述的第四MOS管的源极、所述的负载的第二端均接地，所述的第三MOS关的栅极与第三电压BH相连接，所述的第四MOS管的栅极与第四电压BL相连接。
由图3b中可以看出第一电压AH和第四电压BL是同相，第二电压AL和第三电压BH是同相，区别是幅度不同，为了保证同步整流管能有序的工作，需保证第一电压AH/第四电压BL和第二电压AL/第三电压BH反相，且禁止出现同时为高的情况。
实际应用中由于MOS管驱动模块存在延时，且MOS管的开通和关断也存在延时，故需要设置第一电压AH/第四电压BL和第二电压AL/第三电压BH之间同时为低的保护时间，即死区保护时间，如图4，其中过零比较器第一交流输出信号Cmp_RxA/过零比较器第二交流输出信号Cmp_RxB是过零比较器输出，产生MOS管驱动信号第一电压AH/第四电压BL和第三电压BH/第二电压AL。其中Trunk Width为过零比较器第一交流输出信号Cmp_RxA/过零比较器第二交流输出信号Cmp_RxB的脉宽，Start lag表示第一电压AH/第四电压BL和第三电压BH/第二电压AL的上升沿落后于第一交流信号Cmp_RxA/第二交流信号Cmp_RxB上升沿的时间，Stop lead表示第一电压AH/第四电压BL和第三电压BH/第二电压AL下降沿提前于过零比较器第一交流输出信号Cmp_RxA/过零比较器第二交流输出信号Cmp_RxB下降沿的时间。
由于WPC规定的无线充电***协议(Qi)规定无线充电***的交流(AC)信号频率范围为110KHz～205KHz。为了提高同步整流的效率，故对于不同频段AC信号设置不同的Startlag和Stop lead时间，如下表1。
表1 AC信号不同频段对应不同Start lag和Stop lead时间
交流信号频段[KHz] Start lag[ns] Stop lead[ns]
110～130 T_lag1 T_lead1
130～150 T_lag2 T_lead2
150～170 T_lag3 T_lead3
170～190 T_lag4 T_lead4
190～205 T_lag5 T_lead5
毛刺 T_lag6 T_lead6
根据数字信号处理模块对交流信号过零比较器第一交流输出信号Cmp_RxA/过零比较器第二交流输出信号Cmp_RxB进行周期计算，判断当前交流信号处于哪个频段，然后配置相应的Start lag和Stop lead时间。
在一种优选的实施方式中，可以增加电流过零检测模块，根据电流过零点，结合电压过零点，设置对应的死区保护时间；所述的过零比较器包括电流过零检测模块以及电压过零检测模块；或者所述的过零比较器仅包括电压过零检测模块。
本发明在保证***效率的前提下，准确采样交流PWM波形，同时提高过零检测电路的抗干扰能力。这样可以降低数字信号处理(处理过零检测采样的信号)的设计难度。数字信号处理器设计目的是调整过零检测电路输出的采样信号脉宽，并滤除该信号中出现的毛刺。最终将处理后的控制信号送入同步整流驱动电路，提高同步整流电路的整流效率和可靠性。
请再次参阅图1所示，本发明还包括一种无线充电***，所述的***包括发送端以及接收端；
所述的发送端包括PWM信号产生模块、MOS管开关模块以及初级线圈；所述的PWM信号产生模块与所述的MOS管开关模块相连接，所述的MOS管开关模块与所述的初级线圈相连接；
所述的接收端包括次级线圈、第一谐振电容Cd、第二谐振电容Cs、同步整流电路；所述的第一谐振电容Cd跨接在所述的次级线圈的两端，所述的次级线圈的第一端通过所述的第二谐振电容Cs与所述的MOS管整流模块相连接，所述的次级线圈的第一端还通过所述的第二谐振电容(Cs)与所述的过零比较器相连接，所述的次级线圈的第二端与所述的过零比较器相连接。
在实际应用中，根据无线充联盟(WPC)推出的无线充电标准，图1为无线充电***的原理框图，主要分两部分电能发送端Tx和电能接收端Rx，两者之间的电能传输是采用电磁感应技术，该技术通过两个电感线圈实现：初级线圈Primary Coil和次级线圈SecondaryCoil。次级线圈感应到交流电能通过同步整流电路转换为直流电压RECT，给负载供电。其中同步整流部分包括过零比较器、FPGA模块、MOS管驱动模块和MOS管整流模块。
本发明还涉及一种同步整流的方法，所述的方法包括以下步骤：
(1)所述的过零比较器将从线圈上获取的信号进行处理，以获取过零比较器第一交流输出信号和过零比较器第二交流输出信号；
(2)所述的FPGA模块根据所述的从线圈上获取的信号获取死区保护时间；
(3)所述的MOS管驱动模块根据所述的FPGA模块获取的死区保护时间形成MOS管整流模块的驱动信号；
(4)所述的MOS管整流模块根据所述的驱动信号实现同步整流，并将同步整流后的信号输出至负载。
在一种优选的实施方式中，由于过零比较器参考电压不是理想的；同时负载比较轻的时候，接收端Rx交流信号波形不是理想的方波信号，这些因素会影响过零比较器的比较性能，出现过零比较器输出过零比较器第一交流输出信号Cmp_RxA和过零比较器第二交流输出信号Cmp_RxB出现毛刺或者同时为高的情况。此时数字处理模块要把这两种情况做安全处理，同时为高时，处于安全可靠性考虑，可以直接将二者做拉低处理。
其中，请参阅图5所示，当FPGA模块检测到过零比较器第一交流输出信号Cmp_RxA、过零比较器第二交流输出信号Cmp_RxB有毛刺时，首先将当前的Start lag和Stop lead时间设置成T_lag6和T_lead6，同时启动安全模式计数，计数时间可设置为T_Safe[ns]。计数时间结束时，继续检测是否有毛刺，有毛刺则重新启动安全模式计数，Start lag和Stoplead时间保持；无毛刺则判断当前AC信号的过零比较器第一交流输出信号Cmp_RxA、过零比较器第二交流输出信号Cmp_RxB频率，并设置相应的Start lag和Stop lead时间。
所述的步骤(2)具体包括以下步骤：
(2.1)所述的FPGA模块检测所述的过零比较器第一交流输出信号以及所述的过零比较器第二交流输出信号是否存在毛刺；
(2.2)如果检测到所述的过零比较器第一交流输出信号或所述的过零比较器第二交流输出信号存在毛刺，则所述的FPGA模块根据从线圈上获取的信号的频率更新所述的死区保护时间，且进入安全模式后启动安全计数器；然后继续步骤(2.4)；
(2.3)如果检测到所述的过零比较器第一交流输出信号以及所述的过零比较器第二交流输出信号不存在毛刺，则继续步骤(2.7)；
(2.4)所述的FPGA模块判断所述的安全计数器是否计数完成；
(2.5)如果所述的安全计数器计数完成，则所述的FPGA模块检测所述的过零比较器第一交流输出信号以及所述的过零比较器第二交流输出信号是否存在毛刺；
(2.6)如果检测到所述的过零比较器第一交流输出信号或所述的过零比较器第二交流输出信号存在毛刺，则继续步骤(2.2)；
(2.7)如果检测到所述的过零比较器第一交流输出信号以及所述的过零比较器第二交流输出信号不存在毛刺，则所述的FPGA模块获取从线圈上获取的信号的频率；然后继续步骤(2.9)；
(2.8)如果所述的安全计数器计数未完成，则继续步骤(2.4)；
(2.9)所述的FPGA模块根据所述的过零比较器第一交流输出信号以及所述的过零比较器第二交流输出信号的频率更新所述的死区保护时间。
更进一步地，所述的死区保护时间包括Start lag时间和Stop lead时间；所述的FPGA模块根据从线圈上获取的信号的频率更新所述的死区保护时间，具体为：
当所述的过零比较器第一交流输出信号的频率以及所述的过零比较器第二交流输出信号的频率介于110～130KHz时，所述的Start lag时间为T_lag1，所述的Stop lead时间为T_lead1；
当所述的过零比较器第一交流输出信号的频率以及所述的过零比较器第二交流输出信号的频率介于130～150KHz时，所述的Start lag时间为T_lag2，所述的Stop lead时间为T_lead2；
当所述的过零比较器第一交流输出信号的频率以及所述的过零比较器第二交流输出信号的频率介于150～170KHz时，所述的Start lag时间为T_lag3，所述的Stop lead时间为T_lead3；
当所述的过零比较器第一交流输出信号的频率以及所述的过零比较器第二交流输出信号的频率介于170～190KHz时，所述的Start lag时间为T_lag4，所述的Stop lead时间为T_lead4；
当所述的过零比较器第一交流输出信号的频率以及所述的过零比较器第二交流输出信号的频率介于190～205KHz时，所述的Start lag时间为T_lag5，所述的Stop lead时间为T_lead5；
当所述的过零比较器第一交流输出信号或所述的过零比较器第二交流输出信号出现毛刺时，所述的Start lag时间为T_lag6，所述的Stop lead时间为T_lead6。
采用了该发明中的同步整流电路、无线充电***以及同步整流方法，在保证同步整流效率的基础上，降低了同步整流实时控制时序的苛刻要求，节约了同步整流控制的设计成本，同时提高了***的安全可靠性，能自适应地跟随不同频率的交流信号设置相应的死区时间，进一步提高来了同步整流的效率。
在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。

Claims (7)

1.一种同步整流电路，其特征在于，所述的同步整流电路包括：
过零比较器，用以将从线圈上获取的信号进行处理，以获取过零比较器第一交流输出信号和过零比较器第二交流输出信号；
FPGA模块，用以根据所述的从线圈上获取的信号获取死区保护时间；
MOS管驱动模块，用以根据所述的FPGA模块获取的死区保护时间形成MOS管整流模块的驱动信号；
MOS管整流模块，用以根据所述的驱动信号实现同步整流，并将同步整流后的信号输出至负载；
所述的FPGA模块根据所述的从线圈上获取的信号获取死区保护时间，具体包括以下步骤：
(2.1)所述的FPGA模块检测所述的过零比较器第一交流输出信号以及所述的过零比较器第二输出信号是否存在毛刺；
(2.2)如果检测到所述的过零比较器第一交流输出信号或所述的过零比较器第二交流输出信号存在毛刺，则所述的FPGA模块根据从线圈上获取的信号的频率更新所述的死区保护时间，且进入安全模式后启动安全计数器；然后继续步骤(2.4)；
(2.3)如果检测到所述的过零比较器第一交流输出信号以及所述的过零比较器第二交流输出信号不存在毛刺，则继续步骤(2.7)；
(2.4)所述的FPGA模块判断所述的安全计数器是否计数完成；
(2.5)如果所述的安全计数器计数完成，则所述的FPGA模块检测所述的过零比较器第一交流输出信号以及所述的过零比较器第二交流输出信号是否存在毛刺；
(2.6)如果检测到所述的过零比较器第一交流输出信号或所述的过零比较器第二交流输出信号存在毛刺，则继续步骤(2.2)；
(2.7)如果检测到所述的过零比较器第一交流输出信号以及所述的过零比较器第二交流输出信号不存在毛刺，则所述的FPGA模块获取从线圈上获取的信号的频率；然后继续步骤(2.9)；
(2.8)如果所述的安全计数器计数未完成，则继续步骤(2.4)；
(2.9)所述的FPGA模块根据所述的过零比较器第一交流输出信号以及所述的过零比较器第二交流输出信号的频率更新所述的死区保护时间。
2.根据权利要求1所述的同步整流电路，其特征在于，所述的过零比较器包括两路过零比较器单元，该两路过零比较器单元分别与所述的线圈的第一端和第二端相连接，从而输出过零比较器第一交流输出信号和过零比较器第二交流输出信号，其中每一路过零比较器单元均包括第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第一电容(C1)、第二电容(C2)、第一二极管(D1)以及比较器，所述的第一电阻(R1)的第一端、所述的第一电容(C1)的第一端均与从线圈的相应端上获取的信号相连接，所述的第一电阻(R1)的第二端、所述的第一电容(C1)的第二端、所述的第二电阻(R2)的第一端以及所述的第一二极管(D1)的第一端相连接，所述的第一二极管(D1)的第二端接地，所述的第二电阻(R2)的第二端、所述的第三电阻(R3)的第一端、所述的第二电容(C2)的第一端以及所述的比较器的正向输入端相连接，所述的第三电阻(R3)的第二端接电源(Vdd)，所述的第二电容(C2)的第二端与所述的比较器的输出端相连接，所述的比较器的反向输入端接一电压Vref，该电压Vref的大小为该比较器正向输入端输入的信号的直流分量，所述的比较器的输出端与所述的FPGA模块相连接。
3.根据权利要求1所述的同步整流电路，其特征在于，所述的MOS管整流模块包括第一MOS管、第二MOS管、第三MOS管以及第四MOS管，所述的第一MOS管的源极、所述的第二MOS管的漏极以及所述的线圈的第一端所输出的第一交流信号相连接，所述的第一MOS管的栅极与第一电压(AH)相连接，所述的第二MOS管的栅极与第二电压(AL)相连接，所述的第一MOS管的漏极、所述的第三MOS管的漏极以及所述的负载的第一端相连接；所述的第三MOS管的源极、所述的第四MOS管的漏极以及所述的线圈的第二端所输出的第二交流信号相连接，所述的第二MOS管的源极、所述的第四MOS管的源极、所述的负载的第二端均接地，所述的第三MOS关的栅极与第三电压(BH)相连接，所述的第四MOS管的栅极与第四电压(BL)相连接。
4.根据权利要求1所述的同步整流电路，其特征在于，所述的过零比较器包括电流过零检测模块以及电压过零检测模块；或者所述的过零比较器仅包括电压过零检测模块。
5.一种包含权利要求1至4任一项所述的同步整流电路的无线充电***，其特征在于，所述的***包括发送端以及接收端；
所述的发送端包括PWM信号产生模块、MOS管开关模块以及初级线圈；所述的PWM信号产生模块与所述的MOS管开关模块相连接，所述的MOS管开关模块与所述的初级线圈相连接；
所述的接收端包括次级线圈、第一谐振电容(Cd)、第二谐振电容(Cs)、同步整流电路；所述的第一谐振电容(Cd)跨接在所述的次级线圈的两端，所述的次级线圈的第一端通过所述的第二谐振电容(Cs)与所述的MOS管整流模块相连接，所述的次级线圈的第一端还通过所述的第二谐振电容(Cs)与所述的过零比较器相连接，所述的次级线圈的第二端与所述的过零比较器相连接。
6.一种基于权利要求1至4任一项所述的同步整流电路实现同步整流的方法，其特征在于，所述的方法包括以下步骤：
(1)所述的过零比较器将从线圈上获取的信号进行处理，以获取过零比较器第一交流输出信号和过零比较器第二交流输出信号；
(2)所述的FPGA模块根据所述的从线圈上获取的信号获取死区保护时间；
(3)所述的MOS管驱动模块根据所述的FPGA模块获取的死区保护时间形成MOS管整流模块的驱动信号；
(4)所述的MOS管整流模块根据所述的驱动信号实现同步整流，并将同步整流后的信号输出至负载；
所述的步骤(2)具体包括以下步骤：
(2.1)所述的FPGA模块检测所述的过零比较器第一交流输出信号以及所述的过零比较器第二交流输出信号是否存在毛刺；
(2.2)如果检测到所述的过零比较器第一交流输出信号或所述的过零比较器第二交流输出信号存在毛刺，则所述的FPGA模块根据从线圈上获取的信号的频率更新所述的死区保护时间，且进入安全模式后启动安全计数器；然后继续步骤(2.4)；
(2.3)如果检测到所述的过零比较器第一交流输出信号以及所述的过零比较器第二交流输出信号不存在毛刺，则继续步骤(2.7)；
(2.4)所述的FPGA模块判断所述的安全计数器是否计数完成；
(2.5)如果所述的安全计数器计数完成，则所述的FPGA模块检测所述的过零比较器第一交流输出信号以及所述的过零比较器第二交流输出信号是否存在毛刺；
(2.6)如果检测到所述的过零比较器第一交流输出信号或所述的过零比较器第二交流输出信号存在毛刺，则继续步骤(2.2)；
(2.7)如果检测到所述的过零比较器第一交流输出信号以及所述的过零比较器第二交流输出信号不存在毛刺，则所述的FPGA模块获取从线圈上获取的信号的频率；然后继续步骤(2.9)；
(2.8)如果所述的安全计数器计数未完成，则继续步骤(2.4)；
(2.9)所述的FPGA模块根据所述的过零比较器第一交流输出信号以及所述的过零比较器第二交流输出信号的频率更新所述的死区保护时间。
7.根据权利要求6所述的同步整流的方法，其特征在于，所述的死区保护时间包括Start lag时间和Stop lead时间；所述的FPGA模块根据从线圈上获取的信号的频率更新所述的死区保护时间，具体为：
当所述的过零比较器第一交流输出信号的频率以及所述的过零比较器第二交流输出信号的频率介于110～130KHz时，所述的Start lag时间为T_lag1，所述的Stop lead时间为T_lead1；
当所述的过零比较器第一交流输出信号的频率以及所述的过零比较器第二交流输出信号的频率介于130～150KHz时，所述的Start lag时间为T_lag2，所述的Stop lead时间为T_lead2；
当所述的过零比较器第一交流输出信号的频率以及所述的过零比较器第二交流输出信号的频率介于150～170KHz时，所述的Start lag时间为T_lag3，所述的Stop lead时间为T_lead3；
当所述的过零比较器第一交流输出信号的频率以及所述的过零比较器第二交流输出信号的频率介于170～190KHz时，所述的Start lag时间为T_lag4，所述的Stop lead时间为T_lead4；
当所述的过零比较器第一交流输出信号的频率以及所述的过零比较器第二交流输出信号的频率介于190～205KHz时，所述的Start lag时间为T_lag5，所述的Stop lead时间为T_lead5；
当所述的过零比较器第一交流输出信号或所述的过零比较器第二交流输出信号出现毛刺时，所述的Start lag时间为T_lag6，所述的Stop lead时间为T_lead6。
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