CN105470140A - 制造半导体器件的方法和半导体器件 - Google Patents

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Abstract

本公开涉及制造包含晶体管的半导体器件的方法包括在半导体衬底的主表面内形成场板沟槽(S400)，漂移区被限定在相邻的场板沟槽之间，在场板沟槽内形成场介电层(S410)，此后，在半导体衬底的主表面内形成栅极沟槽(S420)，沟道区域被限定在相邻的栅极沟槽之间，以及在场板沟槽的至少一些和栅极沟槽的至少一些内形成导电材料(S430)。该方法还包括在半导体衬底的主表面内形成(S440)源极区域和形成漏极区域。

Description

制造半导体器件的方法和半导体器件
技术领域
本说明书涉及制造半导体器件的方法和半导体器件。
背景技术
通常应用于汽车和工业电子设备的MOS功率晶体管或MOS功率器件，应具有低导通电阻(Ron)。在断态，期望高击穿电压以承受源极-漏极电压。例如，在开关断开时典型的MOS功率晶体管应承受几十到几百伏的漏极至源极电压Vds。再例如，MOS功率晶体管在约2至20V的栅极-源极电压下以低压降Vds传导可高至几百安培的非常大的电流。
根据普遍采用的技术，横向MOS晶体管被采用，其包括漏极延伸区域或基于所谓的降低表面电场概念。根据降低表面电场概念，在断态中电荷通过布置在漂移区域下方的掺杂部分移除。可选地，该掺杂部分可被实施为布置在漂移区域上且与漂移区域绝缘的电极。为了进一步降低Ron和寄生电容，正在探索实施晶体管的新的感念。此外，制造这种晶体管的新的方法已被研发。
发明内容
本发明的目的是提供制造晶体管的改进的方法。此外，提供改进的晶体管也是目的。
根据本发明，上述目标通过独立权利要求要求的主题实现。优选实施例限定在从属权利要求中。
附图说明
提供附图以帮助进一步理解本发明的实施例，其被并入并构成说明书的一部分。附图说明本发明的实施例并结合说明书用于解释原理。通过参考下文详细描述将更好地理解本发明的其他实施例和诸多潜在改进，因此其将更加显而易见。附图的元素未必要地相对彼此成比例。相同附图标记指代相应的相同部分。
图1A示出根据实施例的半导体器件的示例的平面图；
图1B示出图1A所示的半导体器件的截面图；
图1C示出图1A所示的半导体器件的另一截面图；
图1D示出沿与图1B的截面图的方向垂直的方向截面的依照实施例的半导体器件的截面图；
图1E示出沿与图1B的截面图的方向垂直的方向截面的半导体器件的另一截面图；
图2A至2J显示在执行制造方法的处理方法时半导体衬底的截面图；
图3A至3C说明制造方法的修改；
图4A说明根据实施例的一般方；以及
图4B说明根据另一实施例的一般方法。
具体实施方式
参考附图给出下文详细描述，该附图作为说明书的一部分并以说明方式说明本发明所实施的特定实施例。由此，方向术语，如“顶部”、“底部”、“前部”、“背部”、“首部”、“尾部”等参考附图的朝向被描述。由于本发明的实施例的元件可以若干不同朝向放置，方向术语仅用于说明目的而不作为限制。应理解可采用其它实施例并且可进行结构或逻辑改变而不背离权利要求限定的范围。特别地，下文描述的实施例的元件可与不同实施例的元件组合。
下文使用的术语“晶片”、“衬底”或“半导体衬底”可包括具有半导体表面的基于半导体的结构。晶片和结构应理解为包括硅、绝缘体上硅(SOI)、蓝宝石上硅(SOS)、掺杂和非掺杂半导体、由基础半导体基体支承的硅外延层以及其它半导体结构。半导体不必须是硅基的。半导体也可为硅-锗、锗或砷化镓。根据本发明的实施例，一般碳化硅(SiC)或氮化锗(GaN)是半导体衬底材料的进一步示例。
本说明书中使用的术语“横向”和“水平”意图描述平行于半导体衬底或半导体基体的第一表面的朝向。其可为例如晶片或管芯的表面。
本说明书中使用的术语“垂直”意图描述垂直于半导体衬底或半导体基体的第一表面设置的朝向。
附图和说明书通过在掺杂类型“n”或“p”旁指示“-”或“+”来说明相对的掺杂浓度。例如，“n-”表示掺杂浓度低于“n”掺杂区域的掺杂浓度，而“n+”表示掺杂浓度高于“n”掺杂区域的掺杂浓度。相同相对掺杂浓度的掺杂区域未必要地具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区域可具有相同或不同的绝对掺杂浓度.在附图和说明书中，为便于理解，通常掺杂部分被指示为“p”或“n”掺杂。如可被清楚理解，该指示并不意图限制。只要能够实现描述的功能性，掺杂类型可是任意的。此外，在全部实施例中，掺杂类型可被颠倒。
本发明涉及半导体部分被掺杂有“第一”和“第二”导电类型的掺杂。第一导电类型可为p型而第二导电类型可为n型，反之亦然。如一般已知，取决于掺杂类型或源极和漏极区域的极性，绝缘栅极场效应晶体管(IGFET)，如金属氧化物半导体场效应晶体管(MOSFET)可为n沟道或p沟道MOSFET。例如，在n沟道MOSFET中，源极和漏极区域掺杂有n型掺杂剂。在p沟道MOSFET中，源极和漏极区域掺杂有p型掺杂剂。如应被清楚理解，在本说明书的上下文中，掺杂类型可被交换。如果特定电流路径使用方向性语言被描述，该描述仅应理解为指示路径，而不是电流的极性，即电流是否从源极流向漏极，反之亦然。附图可包括极性敏感元件，如二极管。如应被清楚理解，这些极性敏感元件的具体设置作为示例给出并可被反相以实现描述的功能性，这取决于第一导电类型表示n型或p型。
如本说明书所采用，术语“耦合”和/或“电耦合”不表示元件必须被直接耦合到一起，可在“耦合”或“电耦合”的元件之间设置反相元件。术语“电连接”意图描述电连接在一起的元件之间的低欧姆电连接。
一般地，为图案化材料层，可使用光刻方法，其中可提供适当的光致抗蚀剂材料。使用适当的光掩模图案化光刻光致抗蚀剂材料。在后续处理步骤器件，图案化光致抗蚀剂层可被用作掩模。例如，通常，硬掩模层或由适当材料制作的层，如氮化硅、多晶硅或碳，可被设置在将被图案化的材料层上。例如使用蚀刻处理将硬掩模层光刻图案化。将图案化的硬掩模层作为蚀刻掩模，将材料层图案化。
如本文使用，术语“具有”、“含有”、“包含”、“包括”等开放性术语指示存在陈述的元件或特征，单不排除额外的元件或特征。除非文中有清楚说明，定语“一”、“该”和“所述”意图包括复数和单数。
图1A示出依照一个实施例的半导体器件10的平面图，而图1B示出延线I-I'的半导体器件的截面图。
图1A至1E所示的半导体器件包括源极区域201、漏极区域205、沟道区域220和漂移区260。源极区域201、漏极区域205和漂移区260可掺杂有第一导电类型的掺杂剂，例如n型掺杂剂。源极和漏极区域201，205的掺杂浓度可高于漂移区260的掺杂浓度。沟道区域220设置在源极区域201和漂移区260之间。沟道区域220掺杂有第二导电类型的掺杂剂，例如p型掺杂剂。漂移区260可设置在沟道区域220和漏极区域205之间。源极区域201、沟道区域220、漂移区260和漏极区域205延第一水平方向，如x方向布置。
当适当的电压施加到栅极电极210，形成在沟道区域220的沟道的导电性将被栅极电压控制。栅极电极210通过绝缘栅极介电材料211，如氧化硅，与沟道区域220绝缘。通过控制沟道区域220内形成的沟道的导电性，从源极区域201经由形成在沟道区域220内的沟道和漂移区260流向漏极区域205的电流可被控制。
源极区域201连接到源极接触202，如源极电极。漏极区域205连接到漏极接触206，如漏极电极。源极接触202可电连接到源极端子232。漏极接触206可电连接到漏极端子233。
图1A所示的设置实施的半导体器件1包括晶体管200，其形成在具有第一主表面110的半导体衬底100内。晶体管200还包括场板250，其相邻漂移区260设置。场板250通过绝缘场介电层251，如场氧化物，与漂移区260绝缘。场板可电耦合到适当的端子，如源极端子232。
当开关导通，如通过施加适当的电压到栅极电极210，反转层形成在沟道区域220和绝缘栅极介电材料211之间。相应地，晶体管200从源极区域201经由漂移区260至漏极区域205处于导通状态。当晶体管200关断，没有导电沟道形成在沟道区域220和绝缘栅极介电材料211的边界，由此没有电流流动。在关断状态，场板250耗尽漂移区260的电荷载子，由此半导体器件阻断电压的特性被改善。在包括场板的半导体器件中，漂移区260的掺杂浓度可被增加而与没有场板的器件相比不退化阻断电压特性。由于漂移区260的更高掺杂浓度，导通电阻Rdson进一步降低导致改善的器件特性。
如图1A说明，多个单晶体管单元并联连接。更具体地，晶体管单元的源极区域201形成为共用源极区域并电连接到源极端子232。晶体管单元的漏极区域205形成为共用漏极区域并电连接到漏极端子233。此外，单栅极电极210电连接到栅极端子234。
图1B示出图1A中说明的半导体器件在I和I'之间的截面图。I和I'之间的方向对应于第一方向。如所示，源极区域201从主表面110延伸至衬底100的深度方向，即相对于主表面110垂直。沟道区域220和漂移区260延第一方向布置，其平行于源极区域201和漏极区域205之间的第一主表面110。漏极区域205同样从第一主表面110在衬底的深度方向延伸。如虚线所示，在附图所描述平面之前和之后的平面，栅极沟槽212布置为相邻于沟道区域220。在对应方法中，场板沟槽252可布置为相邻于漂移区260。栅极沟槽212和场板沟槽252从第一主表面110在衬底的深度方向延伸。因此，沟道区域220具有第一脊或翼片形状。由于存在场板沟槽252，漂移区260也具有第二脊的形状。图1B进一步示出管体连接部225，其布置在管体区域220下方并可布置在漂移区260的部分的下方。管体连接部225连接沟道区域220至源极接触202，从而避免了寄生二极晶体管，否则其将在该部分形成。此外，管体连接部225在漂移区260下方延伸，以使在晶体管200的关断状态，漂移区260可变更容易地耗尽。
如由图1A和1B变得显而易见的，半导体器件包括晶体管。晶体管包括在半导体衬底100的主表面110的场板沟槽252。漂移区260限定在相邻的场板沟槽252之间。晶体管还包括在场板沟槽252侧壁的场介电层251，以及在导体衬底100的主表面110的栅极沟槽212。沟道区域220限定在相邻的栅极沟槽212之间。晶体管还包括在至少一些场板沟槽252和至少一些栅极沟槽212内的导电材料170，其中沟道区域220限定在相邻的栅极沟槽212之间的半导体衬底100内，而场介电层251布置在沟道区域220的上表面之上。半导体器件还包括主表面110内的源极区域201和漏极区域205。例如，晶体管可还包括在栅极沟槽212内的栅极介电层211。场介电层251可具有比栅极介电层211更大的厚度。
半导体器件可还包括源极区域201和与源极区域201接触的源极接触202，源极接触202布置在主表面110内的接触槽203内。接触槽203和栅极沟槽212可延伸近似相同的深度。每个场板沟槽252和每个栅极沟槽212可在第一水平方向延伸，如x方向。此外，场板沟槽可被设置，以使相邻的场板沟槽延垂直于第一方向的第二水平方向布置，如y方向。此外，栅极沟槽212可被设置以使相邻的栅极沟槽212延第二水平方向布置。
图1C示出如图1所示的延线IV-IV’的延第一方向的半导体器件的截面图。采用该截面图以横断栅极沟槽212和场板沟槽252。如所示，栅极介电层211位于底侧和栅极沟槽212的侧壁。栅极介电层211具有比场介电层251更小的厚度。实施场介电层251的介电层的部分布置在源极区域182之上。源极接触202布置其中的接触槽203延伸至于栅极沟槽212相同的深度。
图1D和1E说明延图1A中线II-II'和III-III'的衬底的截面图。II和II'之间以及III和III'之间的方向垂直于第一方向并可延y方向延伸。如图1D所示，沟道区域220具有脊或翼片的形状，脊具有宽度d1和深度或高度t1。例如，第一脊可具有顶侧220a和两个侧壁220b。侧壁220b可相对于第一主表面110垂直延伸或以大于75°的角度延伸。栅极电极210可布置为相邻脊的至少两个侧。依照进一步的实施例，栅极沟槽212中的一个可填充有绝缘材料。
如图1D所示，形成场介电层251的介电层182布置为相邻于第一脊的顶侧220a。栅极介电层211布置在第一脊的侧壁220b。栅极介电层211的厚度c1比在顶侧220a的介电层182的厚度c2更小。对应的厚度延沟道区域220和栅极电极210之间最短的距离测量。在图1D说明的示例中，栅极介电层的厚度c1延y方向测量而厚度c2延z方向测量。相应地，当施加适当的电压至栅极电极210时，导电反转层形成在脊的侧壁220b，而没有导电反转层形成在脊的顶侧220a。由此，电流流动可被更好地控制。
此外，如图1E说明，在III和III'之间的截面图中，漂移区260也具有第二脊形状，第二脊具有宽度d2和深度或高度t2。例如，第二脊可具有顶侧260a和两个侧壁260b。侧壁260b可相对于第一主表面110垂直延伸或以大于75°的角延伸。漂移区260可布置为相邻的于顶侧260a或相邻于脊的至少两侧。
深管体连接部225布置在每个脊之下。栅极介电层211布置在栅极电极210和沟道区域220之间。以相似方式，场介电层251布置在场板250和漂移区260之间。
依照实施例，沟道区域220的宽度d1为:d1≤2×ld，其中ld表示形成在栅极介电层211和沟道区域220之间的界面的耗尽区的长度。例如，耗尽区的宽度可确定为:
l d = 4 ϵ s k T ln ( N A / n i ) q 2 N A
其中εs表示半导体材料的介电常数(硅为11.9*ε0)，k表示玻耳兹曼常数(1.38066*10-23J/K)，T表示对应于一般环境温度的温度，如-5至30℃，更具体地，10至25℃，ln表示自然对数，NA表示半导体基体的杂质浓度，ni表示本征载流子浓度(27℃下硅为1.45*1010)，q表示元电荷(1.6*10-19C)。
一般地，假设晶体管中，在对应于阈值电压的栅极电压下，耗尽区的长度对应于耗尽区的最大宽度。例如，第一沟槽的宽度可近似20-130nm，例如延半导体衬底100的第一主表面40-120nm。
依照进一步解释，沿垂直于第一方向的第二方向测量的相邻的栅极沟槽212之间的距离可满足上述方程并可小于2×ld。
此外，长度对宽度的比率可满足下述关系:s1/d1>2.0，其中s1表示延第一方向测量的脊的长度，同样如图1A所说明。依照进一步的实施例，s1/d1>2.0。如图1D和1E所示，沟道区域220的宽度d1可不同于漂移区260的宽度d2。
依照实施例，其中宽度d1≤2×ld，晶体管200被称为“完全耗尽”晶体管，其中当栅极电极被设置为导通电势时沟道区域220完全耗尽。在这种晶体管中，可获得最佳子阈值电压并且短沟道效应可有效抑制，由此获得改善的器件特性。
另一方面，在包括场板的晶体管中，期望使用具有宽度d2远大于宽度d1的漂移区260。由于漂移区d2的更大宽度，漂移区260的电阻Rdson可被进一步减小，获得进一步改善的器件特性。为了改善管体区域220中半导体器件的特性，并进一步改善漂移区260中的器件特性，完成图案化栅极电极和场板250，从而提供不同宽度的第一和第二脊。
如进一步参考图1B所讨论，源极和漏极区域201，205在衬底的深度方向延伸。因此，通过正确设置源极和漏极区域201，205的深度，晶体管的电学性质可依照要求被设定。由于栅极电极210和场板250相邻于沟道区域220和漂移区260在深度方向延伸的特定额外特征，能够通过延沟道区域220的完全深度t1的栅极电极控制形成在沟道区域220的沟道的导电性。在对应方法中，场板250影响沿第二脊深度t2的漂移区260的表现。因此，源极区域201和漏极区域205的深度确定晶体管200的有效宽度。通过设置源极和漏极区域201，205的深度，器件的宽度和相应的特性可被确定。例如，源极和漏极区域201，205的深度可大于1μm。
一般地，当在导通状态操作，导电反转层形成在相邻于栅极介电层211的沟道区域220。依照实施例，反转层延两个侧壁220b和220中的至少一个延伸，电流基本平行于第一主表面110流动。
如图1D和1E中说明，栅极电极可布置在脊的至少两侧。依照进一步的实施例，栅极电极可沿脊的两个垂直侧布置，而没有栅极电极布置为相邻于脊的水平部或被较厚介电层遮蔽。以相似方式，场板250可布置在漂移区260的三侧。然而，依照实施例，场板250可布置为仅相邻于漂移区260的垂直部。依照图1所示实施例，栅极电极210和场板250彼此分隔。
依照实施例，漂移区260内的掺杂浓度可恒定。依照进一步的实施例，掺杂浓度可随距源极区域201的距离增加而增加。此外，栅极介电层211的厚度可小于场板介电层251的厚度。场板介电层251的厚度可恒定或随距源极区域201的距离增加而增加。此外，相邻于脊的水平表面的场板介电层251的厚度可不同于相邻于脊的垂直部的场板介电层251的厚度。例如，场板介电层251的垂直部的厚度可小于场板介电层251的水平部。图1所示的半导体器件可还包括接触，其延伸至半导体衬底100的第一主表面110。依照进一步的实施例，半导体器件可还包括对第二主表面的接触，第二主表面相对于半导体衬底100的第一主表面110。依照实施例，电耦合到源极区域201的源极接触202可延伸至第一主表面110而电耦合到漏极区域205的漏极接触206可延伸至与第一主表面110相对的第二主表面。
图2A至2J说明当执行依照实施例的方法时的半导体工件1的截面图。
半导体衬底可通过执行一般已知的分离处理和注入步骤被预处理。例如，深沟槽隔离(DTI)处理或pn隔离处理可被执行，可选地，额外的影子沟槽隔离(STI)处理可被执行。此外，阱注入步骤可被执行从而形成阱注入部分120。薄氧化硅层102可形成在半导体衬底100的主表面110上。此外，注入步骤S100可被执行从而限定漂移区260。在图2A所示的实施例中，漂移区260是n掺杂，而阱注入部分120是轻微n掺杂。
此外，注入步骤可被执行并且退火步骤可被执行。进一步的氧化步骤可被执行。此后，硬掩模层可被形成在获得的衬底表面上。例如，硬掩模可为一般已知的包括若干层的硬掩模层堆叠。
此后，场板沟槽252可被光刻限定。例如，沟槽可具有近似500至5000nm的深度并且在垂直于所示截面(y-方向)的方向上相邻的场板沟槽252之间的距离可为200至2000nm。在垂直于所示截面，如y-方向，的方向测量的场板沟槽的宽度可近似300至800nm。在蚀刻场板沟槽后，硬掩模残留可被去除而介电层182可被形成。例如，介电层182可为氧化硅层并可使用30正硅酸乙酯(TEOS)作为前体材料通过低压CVD方法形成。例如，介电层182可具有30至500nm的厚度，如150至300nm，如200nm。介电层182的部分将形成场介电层251，其布置在场板(将在之后形成)和相邻的半导体材料之间。
图2B示出所获得结构的示例沿场板沟槽251的延伸长度的截面图。场板沟槽252可将漂移区260分段为脊。通过设置相邻的场板沟槽252之间的距离，漂移区260的脊的宽度可被设置。
此后，额外的硬掩模层堆叠形成在获得的结构上并被图案化。例如，硬掩模层堆叠可包括碳硬掩模103，其生长在场板沟槽252和非晶硅层之上，非晶硅层可比碳层103更薄。然后，进一步的光刻步骤被执行以限定栅极沟槽212，用于接触源极区域的接触槽203和可选的用于接触漏极区域的接触槽204。在这些蚀刻处理期间，包括非晶硅层和碳硬掩模层的硬掩模被图案化随后被蚀刻介电层182和硅材料。例如，栅极沟槽可具有接近500至5000nm的深度。相邻的栅极沟槽212之间的距离可为30至300nm，该距离沿垂直于栅极沟槽的延伸方向，如延y方向，测量。栅极沟槽212可具有小于相邻的场板沟槽252之间距离的距离。栅极沟槽212可被蚀刻至于场板沟槽252相似的深度。
图2C示出获得结构的示例。如所示，栅极沟槽212、源极接触槽203和漏极接触槽204形成在半导体衬底100。源极接触槽203沿y方向延伸。源极接触槽203的深度近似等于栅极沟槽212的深度。此外，漏极接触槽204的深度可相等于源极接触槽203的深度。由于源极接触槽203和可选的漏极接触204在蚀刻栅极沟槽212时被蚀刻，栅极电极210、源极接触202和可选的漏极接触206可以自对准方式形成。由于栅极沟槽212、源极接触槽203和可选的漏极接触槽204具有近似相同的深度，所获得晶体管的宽度可被设置，并因此晶体管的特性可被确定。
介电层182仍存在于将限定源极区域201的部分上和仍限定漏极区域202的部分上。虽然该截面图未示出，栅极沟槽212图案化衬底为脊和翼片，并且介电层182仍存在于脊之上。此后，硬掩模层被移除。
在以下一步，栅极氧化层211形成在栅极沟槽212内。例如，其可通过热氧化完成。栅极介电层211可具有5至50nm的厚度。在该步骤期间，氧化硅层181也被形成以覆盖接触槽203和204的底侧和侧壁。然后，导电材料170被形成以填充沟槽和槽。例如，多晶硅可被设置。例如，多晶硅层可具有50至300nm的厚度。多晶硅材料可为n掺杂或不掺杂并可在沉积后被掺杂。然后，导电材料170被图案化从而形成栅极电极210和场板250。此外，导电材料170填充接触槽203，204。此后，光致抗蚀剂材料残余被移除。
图2D示出获得结构的示例。如所示，接触槽203和204填充有导电材料170并通过薄氧化层181被绝缘。此外，栅极电极210和场板250被分别布置在栅极沟槽212和场板沟槽252内。在下一步，进一步的硬掩模层可被沉积。例如，第一氮化硅衬层171可共形地形成在获得结构上。然后，氧化硅层172可被形成，之后为化学机械研磨(CMP)步骤，其可停止在氮化硅上，以平坦化表面。最后，光致抗蚀剂层173可被形成并可被图案化。硬掩模层堆叠可被图案化从而暴露源极接触槽203的表面以及可选的漏极接触槽204得表面。然而，n型掺杂剂的成角度注入步骤可被执行从而限定源极区域201和漏极区域。例如，磷可用作掺杂剂。可选地，成角度注入步骤可使用掩模执行。
图2E示出获得结构的示例。此后，在移除光致抗蚀剂材料的残余之后，可执行p型掺杂剂的掺杂处理以限定管体区域和管体接触部分225。例如，其可通过成角度注入源极区域201的侧壁的步骤完成。此外，沟槽203的底部可注入更高计量，从而限定接触部分226。
图2F和2G显示获得结构的截面图。这些界面视图在不同位置取得。图2F的截面视图沿通过栅极电极210切割的线IV-IV’(参考图1A)取得，而图2G的截面图沿通过管体区域220切割的线I-I’(参考图1A)得。如图2F说明，管体接触部分225布置在源极接触槽203和沟道区域220下方。连接部分226布置在与体接触区域225接触的接触槽203得底部。如图2G具体说明，沟道区域220布置在源极区域201和相邻的漂移区260之间。较厚的氧化硅层182布置在沟道区域220和源极区域201之上。相应地，平滑表面形成在图2G所示截面图上。
依照替换实施方式，首先沟道区域220且之后源极区域201和漏极区域205可被掺杂。此外，额外的退火可被执行从而优化器件表现。例如，首先p型掺杂剂，如硼可被注入槽侧壁。然后，退火步骤可被执行，随后为进一步的注入步骤以注入n型掺杂剂，如磷。此后，执行进一步的退火步骤。由于硼和磷的不同扩散常数，硼离子和磷离子将移动到用于限定沟道区域220和源极区域201的部分。
此后，将形成用于接触源极区域201和漏极区域205的接触。首先，抗蚀层173的残余被从工件1移除。然后，钛层207可沉积在获得的表面上，随后是退火步骤。在该退火步骤期间，硅化钛(TiSi)形成在钛层207和硅材料之间的界面。此后，钛层的残余通过相对于TiSi选择性蚀刻钛移除。图2H示出获得结构的示例。应注意形成硅化钛层207的步骤是可选的并且是可省略的。
然后，形成进一步的导电层。例如，氮化钛层(TiN)可被沉积，随后是沉积钨的CVD步骤。CMP步骤可被执行从而从表面部分移除钨和TiN。图2I示出获得结构的示例。此后，进一步的绝缘层180可被沉积，随后是用于限定对分别部分的接触的蚀刻步骤。然后，执行完成半导体器件的进一步的步骤。图2J示出获得结构的示例。
如被描述，一个掩模可被使用以限定栅极沟槽212和接触槽203，204。结果，栅极电极和源极区域或漏极区域可以自对准方式形成。此外，由于栅极沟槽和场板沟槽通过非别的蚀刻步骤形成，介电层182不需要从栅极沟槽212移除。这改善了制造半导体器件的工艺。由于蚀刻步骤可仅从栅极沟槽212将被蚀刻的区域移除部分介电层182，氧化硅层182的部分保留在沟道区域220和源极区域201上。因此，工件1的表面具有增加的平面度且栅极电极的性能可被改善。
在上文描述的处理中，通过形成场板沟槽和栅极沟槽形成晶体管，此后，形成导电层从而填充相邻的沟槽，参考所谓的大马士革制造方法。依照该方法，图案化导电层从而形成与具有第一脊型的沟道区域的垂直侧壁相邻的栅极电极的部分可被执行。相似地，图案化导电层从而形成与具有第二脊型的漂移区的垂直侧壁相邻的场板的部分可被执行。因此，该方法进一步简化了制造半导体器件的方法。
图3A示出当执行依照进一步实施例的方式时工件1的截面图。如所示，在执行用于限定漂移区260的掺杂处理之后，部分衬底表面110被光致抗蚀剂层300覆盖。之后，p型掺杂剂得进一步的掺杂步骤可被执行从而形成掺杂部分301。沟道区域将在后续处理步骤限定在该掺杂部分301。
依照进一步的实施例，从图2C所示的工件1开始，在蚀刻栅极沟槽212之后，掺杂处理可被执行以掺杂沟道区域220。如图3B中说明，在该掺杂步骤期间，场板沟槽252、用于接触漏极区域205的接触槽、源极区域和漏极区域以及漂移区被包括硬掩模层103和104和进一步的抗蚀材料304的硬掩模层堆叠覆盖。然后，执行倾斜掺杂步骤从而掺杂沟槽212的侧壁，其中沟槽形成垂直于所示截面的沟道区域220。此外，在栅极沟槽212下限定管体连接部225。图3B示出延线IV-IV’(参考图1A)的截面图，而图3C示出垂直沿线II-II’的方向的截面图。
图4A说明制造包含晶体管半导体器件的一般方法。方法30包括在半导体衬底的主表面形成场板沟槽S400，漂移区被限定在相邻的场板沟槽之间，在场板沟槽内形成场介电层S410，此后，在半导体衬底的主表面形成栅极沟槽S420，沟道区域被限定在相邻的栅极沟槽之间，并且在至少一些场板沟槽和至少一些栅极沟槽内形成导电材料S430。方法还包括在半导体衬底的主表面形成源极区域S440以及形成漏极区域S450。
图4B说明依照进一步的实施例制造包含晶体管半导体器件的一般方法。方法包括在半导体衬底的主表面形成场板沟槽S400，漂移区被限定在相邻的场板沟槽之间，在场板沟槽形成场介电层S410此后，在半导体衬底的主表面形成栅极沟槽S420，沟道区域被限定在相邻的栅极沟槽之间，以及在至少一些场板沟槽和至少一些栅极沟内形成导电材料S430。每个场板沟槽和每个栅极沟槽被形成为在第一水平方向延伸。相邻的场板沟槽和栅极沟槽延垂直于第一方向的第二水平方向设置。
如上文说明，本发明的实施例涉及半导体器件，其实施为所谓的横向器件，以允许电流近似平行于半导体衬底200的主表面110流动。因此，例如，源极和漏极区域可以简单方式形成并且全部器件元件可被处理为相邻于衬底的第一主表面110。沟道区域220具有脊的形状，因此实施为三维结构。栅极电极210布置在栅极沟槽212内，其沿沟道区域220的全部深度延伸。因此，可实现在晶体管的全部深度形成在沟道区域220内的导电沟道的控制。此外，由于存在场板250，漂移区260内的电荷补偿通过场板250实现。场板250布置在场板沟槽252内，其在衬底的深度方向延伸。因此，在关断状态，具有场板250的漂移区260中电荷载子的耗尽可被简单有效地实现。依照沟道区域220具有带有特定宽度的脊型的实施例，当施加对应于导通状态的栅极电压时，晶体管可被完全耗尽。由此，实现的晶体管具有改善的子阈值斜坡特性。此外，增加了有效的晶体管宽度，由此增加晶体管的有效面积而不增加需要的空间。由于特定的制造方法，栅极沟槽212和源极接触槽203可通过结合处理方法形成。因此，栅极电极210和源极接触202可以自对准方式形成。此外，栅极沟槽212和漏极接触槽204可通过接合处理方法形成。由此，栅极电极210和漏极接触206可以自对准方式形成。
虽然本发明的实施例已在上文描述，显然其它实施例可被实施。例如，进一步的实施例可包括任何权利要求限定特征的任何子组合或上文给出示例所描述元素的任何子组合。因此，权利要求的精神和范围不应限制于本文包含的实施例的描述。

Claims (20)

1.一种制造包含晶体管的半导体器件(10)的方法，包括：
在半导体衬底(100)的主表面(110)内形成场板沟槽(252)，漂移区(260)限定在相邻的场板沟槽(252)之间；
在所述场板沟槽(252)内形成场介电层(251)；
此后，在所述半导体衬底(100)的所述主表面(110)内形成栅极沟槽(212)，沟道区域(220)限定在相邻的栅极沟槽(212)之间；以及
在所述场板沟槽(252)中的至少一些所述场板沟槽和所述栅极沟槽(212)的至少一些所述场板沟槽内形成导电材料(170)，
所述方法还包括在所述半导体衬底(100)的所述主表面(110)内形成源极区域(201)并形成漏极区域(205)。
2.根据权利要求1所述的方法，其中所述源极区域(201)和所述漏极区域(205)沿第一水平方向布置，所述场板沟槽和所述栅极沟槽在所述源极区域(201)和所述漏极区域(205)之间形成，至少一个所述场板沟槽(252)和至少一个所述栅极沟槽(212)沿所述第一水平方向布置。
3.根据权利要求1或2所述的方法，还包括形成与所述源极区域(201)接触的源极接触(202)，其中形成所述源极接触(202)包括在所述主表面内形成源极接触槽(203)。
4.根据权利要求3所述的方法，其中所述源极接触槽(203)相对于所述栅极沟槽(212)以自对准形式形成。
5.根据权利要求3或4所述的方法，其中所述源极接触槽(203)和所述栅极沟槽(212)通过接合蚀刻工艺形成。
6.根据权利要求3-5中任意一项所述的方法，其中所述源极接触槽(203)和所述栅极沟槽(212)延伸至近似相同的深度。
7.根据权利要求1-6中任意一项所述的方法，还包括掺杂所述沟道区域(220)。
8.根据权利要求7所述的方法，其中用于形成所述沟道区域(220)的掺杂工艺在形成所述场板沟槽(252)前被执行。
9.根据权利要求7所述的方法，其中用于形成所述沟道区域(220)的掺杂工艺在形成所述栅极沟槽(212)后并在所述栅极沟槽(212)内形成所述导电材料前执行。
10.根据权利要求7所述的方法，其中用于形成所述沟道区域(220)的掺杂工艺在所述栅极沟槽(212)内形成所述导电材料后执行。
11.根据权利要求10所述的方法，其中用于形成所述沟道区域(220)的掺杂工艺包括倾斜离子注入工艺。
12.根据权利要求11所述的方法，其中所述倾斜离子注入工艺之后是用于限定源极区域(201)的进一步倾斜离子注入工艺。
13.根据前述权利要求中任意一项所述的方法，其中所述场板沟槽(252)中的每个场板沟槽和所述栅极沟槽(212)中的每个栅极沟槽被形成为在所述第一水平方向上延伸，所述场板沟槽(252)和所述栅极沟槽(212)中相邻的所述场板沟槽和所述栅极沟槽沿垂直于所述第一水平方向的第二水平方向布置。
14.根据权利要求13所述的方法，其中形成在相邻的栅极沟槽(212)之间的所述沟道区域(220)的宽度d满足d≤2×ld，其中ld表示形成在所述沟道区域(220)和所述栅极电极之间界面处的耗尽区的长度，所述宽度d在垂直于所述第一水平方向的水平方向上测量。
15.一种制造包含晶体管的半导体器件(10)的方法，包括：
在半导体衬底(100)的主表面(110)内形成场板沟槽(252)，漂移区(260)限定在相邻的场板沟槽(252)之间；
在所述场板沟槽(252)内形成场介电层(251)；
此后，在所述半导体衬底(100)的主表面(110)内形成栅极沟槽(212)，沟道区域(220)被限定在相邻的栅极沟槽(212)之间；以及
在所述场板沟槽(252)中的至少一些所述场板沟槽和所述栅极沟槽(212)的至少一些所述场板沟槽内形成导电材料(170)，
其中所述场板沟槽(252)中的每个场板沟槽和所述栅极沟槽(212)中的每个栅极沟槽被形成为在第一水平方向上延伸，所述场板沟槽(252)和所述栅极沟槽(212)中相邻的所述场板沟槽和所述栅极沟槽沿垂直于所述第一水平方向的第二水平方向布置。
16.一种包含晶体管的半导体器件(10)，包括：
在半导体衬底(100)的主表面(110)内的场板沟槽(252)，漂移区(260)被限定在相邻的场板沟槽(252)之间；
在所述场板沟槽(252)的侧壁处的介电层(182，251)；
在所述半导体衬底(100)的所述主表面(110)内的栅极沟槽(212)，沟道区域(220)被限定在相邻的栅极沟槽(212)之间；以及
在所述场板沟槽(252)中的至少一些所述场板沟槽和所述栅极沟槽(212)中的至少一些栅极沟槽内的导电材料，
其中所述沟道区域(220)被限定在相邻的栅极沟槽(212)之间的所述半导体衬底(100)内，所述介电层(182)被布置在所述沟道区域(220)的上表面之上，所述半导体器件还包括在所述主表面(110)内的源极区域(201)和漏极区域(205)。
17.根据权利要求16所述的半导体器件(10)，还包括源极区域(201)和与所述源极区域(201)接触的源极接触(202)，所述源极接触(202)被布置在所述主表面(110)内的源极接触槽(203)内。
18.根据权利要求17所述的半导体器件(10)，其中所述源极接触槽(203)和所述栅极沟槽(212)延伸至近似相同的深度。
19.根据权利要求16至18中任一项所述的半导体器件(10)，其中所述场板沟槽(252)中的每个场板沟槽和所述栅极沟槽(212)中的每个栅极沟槽在第一水平方向上延伸，所述场板沟槽(252)和所述栅极沟槽(212)中相邻的所述场板沟槽和所述栅极沟槽沿垂直于所述第一水平方向的第二水平方向布置。
20.根据权利要求19所述的半导体器件(10)，其中形成在相邻的栅极沟槽(212)之间的所述沟道区域(220)的宽度d满足d≤2×ld，其中ld表示形成在所述沟道区域(220)和所述栅极电极(210)之间界面处的耗尽区的长度，所述宽度d在垂直于所述第一水平方向的水平方向上测量。
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