CN105448746B - 一种氮化镓器件及封装方法 - Google Patents

一种氮化镓器件及封装方法 Download PDF

Info

Publication number
CN105448746B
CN105448746B CN201410387076.4A CN201410387076A CN105448746B CN 105448746 B CN105448746 B CN 105448746B CN 201410387076 A CN201410387076 A CN 201410387076A CN 105448746 B CN105448746 B CN 105448746B
Authority
CN
China
Prior art keywords
lead frame
gallium nitride
attached
lead
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410387076.4A
Other languages
English (en)
Other versions
CN105448746A (zh
Inventor
***
谢春诚
刘蓬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Founder Microelectronics Co Ltd
Original Assignee
Peking University Founder Group Co Ltd
Shenzhen Founder Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Peking University Founder Group Co Ltd, Shenzhen Founder Microelectronics Co Ltd filed Critical Peking University Founder Group Co Ltd
Priority to CN201410387076.4A priority Critical patent/CN105448746B/zh
Publication of CN105448746A publication Critical patent/CN105448746A/zh
Application granted granted Critical
Publication of CN105448746B publication Critical patent/CN105448746B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

本发明涉及半导体技术领域，尤其涉及一种氮化镓器件及封装方法。用于解决现有技术中封装后的氮化镓器件电极管脚的排列顺序不兼容的问题。本发明实施例将功率半导体芯片附接到第一引线框，将氮化镓芯片附接到第二引线框，所述第一引线框和所述第二引线框之间绝缘；将所述第三引线框的第一引线指附接到所述功率半导体芯片的栅极键合焊盘，将所述第三引线框的第二引线指附接到所述氮化镓芯片的漏极键合焊盘，将所述第三引线框的第三引线指附接到所述第二引线框。改变了封装后氮化镓器件电极的排列顺序，从而解决了封装后的氮化镓器件电极管脚的排列顺序不兼容的问题。

Description

一种氮化镓器件及封装方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种氮化镓器件及封装方法。
背景技术
半导体材料氮化镓具有禁带宽带大、电子饱和漂移速度高、击穿场强度高、导热性能好等特点。在电子器件方面，氮化镓材料比硅和砷化镓更适合于制造高温、高频、高压和大功率器件，因此氮化镓基电子器件具有很好的应用前景。
由于氮化镓异质结构中存在较强的二维电子气，通常采用氮化镓异质结构形成的高电子迁移率晶体管属于耗尽型器件。在许多地方耗尽型器件的应用具有一定的局限性。
目前，采用将氮化镓芯片与一块普通的硅芯片封装成一个增强型的氮化镓器件。氮化镓器件的封装结构如图1所示，底座A1是一整块金属，其上附接有功率半导体芯片A3和氮化镓芯片A2。在封装过程中，将功率半导体芯片 A3的源(Source，S)极和氮化镓芯片A2的栅(Gate，G)极附接到一起，作为氮化镓器件的源极电极B3引出。由于功率半导体芯片A3的漏(Drain，D) 极在底部，而底座A1是一整块金属，需要将功率半导体芯片A3的漏极与氮化镓芯片A2的源极附接在一起，如图1中B1所示；将功率半导体芯片A3的栅极作为氮化镓器件的栅极电极引出，如图1中B2所示；将氮化镓芯片A2 的漏极作为氮化镓器件的漏极电极引出，如图1中B4所示。
完成封装后的氮化镓器件的俯视图如图2所示。在图2中可以看出封装后的氮化镓器件的电极的排列顺序依次为栅极、源极和漏极，如图2所示的G端、 S端和D端。
普通芯片封装后的电极管脚排列顺序依次为栅极、漏极和源极，而采用上述现有技术进行封装得到的氮化镓器件的电极管脚的排列顺序与普通芯片封装后的电极管脚排列顺序不同，因此在使用过程中存在不兼容的问题。
发明内容
本发明实施例提供一种氮化镓器件及封装方法，改变了封装后氮化镓器件电极管脚的排列顺序，从而解决了封装后的氮化镓器件电极管脚的排列顺序不兼容的问题。
本发明实施例提供的一种氮化镓器件封装方法，包括：
将功率半导体芯片附接到第一引线框，将氮化镓芯片附接到第二引线框，所述第一引线框和所述第二引线框之间绝缘；
将所述功率半导体芯片的漏极以及所述氮化镓芯片的源极分别附接到所述第一引线框，将所述氮化镓芯片的栅极以及所述功率半导体芯片的源极分别附接到所述第二引线框；
将所述第三引线框的第一引线指附接到所述功率半导体芯片的栅极键合焊盘，将所述第三引线框的第二引线指附接到所述氮化镓芯片的漏极键合焊盘，将所述第三引线框的第三引线指附接到所述第二引线框。
进一步地，所述第三引线框的第一引线指附接到所述氮化镓器件的栅极管脚；
所述第三引线框的第二引线指附接到所述氮化镓器件的漏极管脚；
所述第三引线框的第三引线指附接到所述氮化镓器件的源极管脚。
进一步地，所述将功率半导体芯片附接到第一引线框，将氮化镓芯片附接到第二引线框包括：
将所述功率半导体芯片附接到所述第一引线框的管芯焊盘上，将所述氮化镓芯片附接到所述第二引线框的管芯焊盘上。
进一步地，所述氮化镓芯片有源面包括栅极、源极和漏极，其中，源极位于有源面的左上方，栅极位于有源面的右上方，漏极位于有源面的正上方。
进一步地，所述键合焊盘后，还包括：
将模塑料分配到所述第一引线框和所述第二引线框的顶面上。
本发明实施例提供了一种氮化镓器件，包括：
第一引线框，所述第一引线框上附接有功率半导体芯片；
第二引线框，所述第二引线框上附接有氮化镓芯片；其中，所述所述第一引线框和所述第二引线框之间绝缘；
所述功率半导体芯片的漏极以及所述氮化镓芯片的源极分别附接到所述第一引线框，所述氮化镓芯片的栅极以及所述功率半导体芯片的源极分别附接到所述第二引线框；
第三引线框，所述第三引线框的第一引线指附接到所述功率半导体芯片的栅极键合焊盘，所述第三引线框的第二引线指附接到所述氮化镓芯片的漏极键合焊盘，所述第三引线框的第三引线指附接到所述氮化镓芯片的源极键合焊盘。
进一步地，所述第三引线框的第一引线指附接到所述氮化镓器件的栅极管脚；
所述第三引线框的第二引线指附接到所述氮化镓器件的漏极管脚；
所述第三引线框的第三引线指附接到所述氮化镓器件的源极管脚。
进一步地，所述功率半导体芯片附接到所述第一引线框的管芯焊盘上；
所述氮化镓芯片附接到所述第二引线框的管芯焊盘上。
进一步地，所述氮化镓芯片有源面包括栅极、源极和漏极，其中，源极位于有源面的左上方，栅极位于有源面的右上方，漏极位于有源面的正上方。
进一步地，所述第一引线框和所述第二引线框的顶面上分配有模塑料。
本发明实施例提供一种氮化镓器件及封装方法，将功率半导体芯片附接到第一引线框，将氮化镓芯片附接到第二引线框，所述第一引线框和所述第二引线框之间绝缘；将所述功率半导体芯片的漏极以及所述氮化镓芯片的源极分别附接到所述第一引线框，将所述氮化镓芯片的栅极以及所述功率半导体芯片的源极分别附接到所述第二引线框；将所述第三引线框的第一引线指附接到所述功率半导体芯片的栅极键合焊盘，将所述第三引线框的第二引线指附接到所述氮化镓芯片的漏极键合焊盘，将所述第三引线框的第三引线指附接到所述第二引线框。采用该技术方案，将一整块引线框分为两个相互绝缘的独立引线框，且将功率半导体芯片附接到第一引线框，将氮化镓芯片附接到第二引线框。在氮化镓器件引线指附接的过程中，不但避免了各个引线指之间会有交点，而且封装后的氮化镓器件的三个电极管脚的排列顺序依次为栅极、漏极和源极，解决了封装后的氮化镓器件的电极管脚的排列顺序不兼容的问题。
附图说明
图1为现有技术中氮化镓器件的封装结构示意图之一；
图2为现有技术中氮化镓器件的封装结构示意图之二；
图3是本发明实施例提供的封装后的氮化镓器件结构示意图；
图4为本发明实施例提供的一种氮化镓器件封装方法流程图；
图5A至图5D分别为本发明实施例提供的氮化镓器件封装示意图。
具体实施方式
本发明实施例提供一种氮化镓器件及封装方法，改变了封装后氮化镓器件电极的排列顺序，从而解决了封装后的氮化镓器件电极的排列顺序不兼容的问题。
以下结合说明书附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。出于简化和清楚起见，附图中的元件之间的比例关系仅为示例。
下面以氮化镓器件为例，结合图3所提供的氮化镓器件的结构示意图，介绍增强型功率器件的结构图和封装方法。
如图3所示，本发明实施例提供的氮化镓器件10包括第一引线框11和第二引线框21，其中，第一引线框11上附接有功率半导体芯片12，第二引线框 21上附接有氮化镓芯片22。氮化镓器件10还包括第三引线框41，第一引线框 11和第二引线框42可设置在第三引线框41内。第三引线框41上设置有多个引线指，图中示出了第三引线框41上设置的第一引线指34、第二引线指35 和第三引线指36。氮化镓器件10包括多个电极，图中示出了电极(51，52， 53)。
较佳地，第一引线框11和第二引线框21可以由铜、铜合金、铁、铝、铝合金、钢或者其他适合材料形成。
第一引线框11和第二引线框21可以具有多个管芯焊盘，第一引线框11 和第二引线框21可以由具有多个管芯焊盘的引线框阵列或者面板形成，从而可以同时组装多个芯片。较佳地，功率半导体芯片12附接到第一引线框11的管芯焊盘上，比如，功率半导体芯片12可以使用管芯粘合剂或者焊料附接到第一引线框11的管芯焊盘；氮化镓芯片22附接到第二引线框21的管芯焊盘上，比如，氮化镓芯片22可以使用管芯粘合剂或者焊料附接到第二引线框21 的管芯焊盘。
进一步地，功率半导体芯片12可以是功率金属氧化物半导体场效应管、绝缘栅极双极晶体管、结型栅极场效应晶体管或者已知产生热和相对大电流的其他类型的电路。
氮化镓芯片22的栅极G通过引线指31附接到第二引线框21上，功率半导体芯片12的源极S通过引线指32附接到第二引线框21上，氮化镓芯片22 的源极S通过引线指33附接到第一引线框11上。
第三引线框41的第一引线指34附接到功率半导体芯片12的栅极G键合焊盘，第三引线框41的第二引线指35附接到氮化镓芯片22的漏极D键合焊盘，第三引线框41的第三引线指36附接到第二引线框21上。
第三引线框41的第一引线指34附接到电极51上，作为氮化镓器件10的栅极管脚引出，第三引线框41的第二引线指35附接到电极52上，作为氮化镓器件10的漏极管脚引出，第三引线框41的第三引线指36附接到电极53上，作为氮化镓器件10的源极管脚引出。
第三引线框的第一引线指34附接到功率半导体芯片12的栅极G上，同样，第三引线框的第二引线指35附接到氮化镓芯片22的漏极D上，第三引线框的第三引线指36附接到第二引线框21上，进一步地，电极53可以不通过第三引线框41的第三引线指36附接到第二引线框21上，而可以直接附接到第二引线框21上。
较佳地，上述各引线指可以由铝、铜或者合金的导电材料形成。相应地，第三引线框41的第一引线指34以键合丝线电耦合到功率半导体芯片12的栅极G上；第三引线框41的第二引线指35以键合丝线电耦合到氮化镓芯片22 的的漏极D上；第三引线框41的第三引线指36可以使用导电粘合剂附接到第二引线框21上，第三引线框的第一引线值34可以使用导电粘合剂附接到电极 51上；第三引线框的第二引线值35可以使用导电粘合剂附接到电极52上；第三引线框的第三引线值36可以使用导电粘合剂附接到电极53上；较佳的，电极53也可以使用导电粘合剂直接附接到第二引线框21上。
较佳地，氮化镓器件10还包括模塑料61，模塑料61分配在功率半导体芯片12和氮化镓芯片22的顶面，完全覆盖了第一引线框11、第二引线框21、第三引线框41以及多个引线指。
这里的“分配”是指使用已知方法，比如，以常规分配及或墨盒内的喷嘴并且通过注塑封装，将模塑料61分配或传送到第一引线框11、第二引线框21 和第三引线框41上。模塑料61可以包括塑料或者环氧模塑料，或者是二氧化硅的树脂、陶瓷、无卤素材料等或者上述材料的组合物。模塑料通常被以液体形式应用，然后被固化直到转变为固体形式。
进一步地，第三引线框41的第一引线指34与电极51的附接部分被模塑料封装，电极51有一部分延伸出模塑料61；第三引线框41的第二引线指35 与电极52的附接部分被模塑料封装，电极52有一部分延伸出模塑料61；第三引线框41的第三引线指36与电极53的附接部分被模塑料封装，电极53有一部分延伸出模塑料61。
本发明实施例提供氮化镓器件的电极管脚的排列顺序依次为栅极、漏极和源极，从而解决了现有封装后氮化镓器件电极管脚的排列顺序与应用端不兼容的问题。
基于相同的技术构思，本发明实施例还提供一种上述氮化镓器件的封装方法，如图4所示，包括以下步骤：
步骤101，将功率半导体芯片12附接到第一引线框11，将氮化镓芯片22 附接到第二引线框21，所述第一引线框11和所述第二引线框21之间绝缘；
步骤102，将所述功率半导体芯片12的漏极以及所述氮化镓芯片22的源极分别附接到所述第一引线框11，将所述氮化镓芯片22的栅极以及所述功率半导体芯片12的源极分别附接到所述第二引线框21；
步骤103，将所述第三引线框41的第一引线指34附接到所述功率半导体芯片12的栅极键合焊盘，将所述第三引线框41的第二引线指35附接到所述氮化镓芯片22的漏极键合焊盘，将所述第三引线框41的第三引线指36附接到所述第二引线框21。
应当理解，上述流程的执行顺序没有严格要求。比如，以上步骤102和步骤103仅仅是为了表述清楚而进行了区别，实际操作过程中，可以按照上述划分的步骤执行，也可以同时执行步骤102和步骤103，同样，也可以先执行步骤103，然后执行步骤102。
在步骤101中，如图5A所示，将功率半导体芯片12附接到第一引线框 11上，将氮化镓芯片22附接到第二引线框21上。从图5A中可以看出，第一引线框11和第二引线框21不相邻。
进一步地，第一引线框11具有管芯焊盘，可以通过管芯焊盘将功率半导体芯片12附接到第一引线框11上；第二引线框21具有管芯焊盘，可以通过管芯焊盘将氮化镓芯片22附接到第二引线框21上。
在步骤102中，将氮化镓芯片22的栅极G附接到第二引线框21上，引线指如图5B中31所示；将氮化镓芯片22的源极S附接到第一引线框11上，引线指如图5B中33所示；将功率半导体芯片12的源极S附接到第二引线框21 上，引线指如图5B中32所示。
从图5B可以看出，氮化镓芯片22的源极S、漏极D和栅极G在有源面的位置与图1中氮化镓芯片A2的栅极G、源极S和漏极D在有源面的位置不相同，其中，图5B中的氮化镓芯片22的源极S位于有源面的左上方，栅极S 位于有源面的右上方，图1中氮化镓芯片A2的源极S位于有源面的右上方，栅极S位于有源面的左上方。本领域技术人可知，制作本发明实施例中源极位于有源面的右上方，栅极位于有源面的左上方，漏极位于有源面的正上方的氮化镓芯片是显而易见的。
本领域技术人员可知，在进行氮化镓器件封装的过程中，将功率半导体芯片的源极和氮化镓芯片的栅极连接在一起作为氮化镓器件的源极引出，由于氮化镓器件在电连接过程中，各个引线指之间不能有交点，所以，现有技术封装后的氮化镓器件的三个电极管脚的排列顺序依次是栅极、源极和漏极。在实施例中采用源极位于有源面的右上方，栅极位于有源面的左上方，漏极位于有源面的正上方的氮化镓芯片，不但保证氮化镓器件在电连接过程中，各个引线指直接不会出现交点，而且封装后的氮化镓器件的三个电极管脚的排列顺序依次为栅极、漏极和源极。在步骤103中，如图5C所示，将第三引线框41的第一引线指34附接到功率半导体芯片12的栅极G键合焊盘，将第三引线框41的第二引线指35附接到氮化镓芯片22的漏极D键合焊盘，将第三引线框的第三引线指36附接到第二引线框21上。
如图5D所示，将第三引线框41的第一引线指34附接到电极51上，第三引线框41的第二引线指35附接到电极52上，第三引线框41的第三引线指36 附接到电极53上。从图5D可知，电极53是通过第三引线框41的第三引线指 36附接到第二引线框21上，进一步，电极53可以不通过第三引线框的第三引线指36而直接附接到第二引线框21上。
较佳的，所述键合焊盘后，还包括：将模塑料分配到所述第一引线框和所述第二引线框的顶面上。
在图3中显示了将模塑料61分配在功率半导体芯片12和氮化镓芯片22 的顶面上，模塑料61覆盖第一引线框11、第二引线框21、第三引线框和多个引线指。其中多个引线指分别为引线指31、引线指32、引线指33、第一引线指34、第二引线指35和第三引线指36。进一步，第三引线框41的第一引线指34附接到电极51的附接部分被模塑料封装，电极51有一部分延伸出模塑料61，第三引线框41的第二引线指35附接到电极52的附接部分被模塑料封装，电极52有一部分延伸出模塑料61，第三引线框41的第三引线指36附接到电极53的附接部分被模塑料封装，电极53有一部分延伸出模塑料61。
如图3所示，将电极51作为封装后的氮化镓器件10的栅极管脚引出，将电极52作为封装后的氮化镓器件10的漏极管脚引出，将电极53作为封装后的氮化镓器件10的源极管脚引出。如图3所示，封装后的氮化镓器件10引出的三个管脚的排列顺序依次为电极51、电极52和电极53。
本领域技术人员可知，普通芯片封装后电极管脚的排列顺序依次为栅极、漏极和源极，应用端的***端口的排列顺应与普通芯片封装后的电极管脚的排列顺序是相对应的。而现有技术中封装后的氮化镓器件的电极管脚的排列顺序依次为栅极、源极和漏极，所以会存在与应用端的***端口不兼容的问题。
本发明实施例提供的氮化镓器件封装方法中，将功率半导体芯片附接到第一引线框，将氮化镓芯片附接到第二引线框，所述第一引线框和所述第二引线框之间绝缘；将所述功率半导体芯片的漏极以及所述氮化镓芯片的源极分别附接到所述第一引线框，将所述氮化镓芯片的栅极以及所述功率半导体芯片的源极分别附接到所述第二引线框；将所述第三引线框的第一引线指附接到所述功率半导体芯片的栅极键合焊盘，将所述第三引线框的第二引线指附接到所述氮化镓芯片的漏极键合焊盘，将所述第三引线框的第三引线指附接到所述第二引线框。采用该技术方案，改变了封装后氮化镓器件电极的排列顺序，从而解决了封装后的氮化镓器件电极的排列顺序不兼容的问题。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种氮化镓器件封装方法，其特征在于，包括：
将功率半导体芯片附接到第一引线框，将氮化镓芯片附接到第二引线框，所述第一引线框和所述第二引线框之间绝缘；
将所述功率半导体芯片的漏极以及所述氮化镓芯片的源极分别附接到所述第一引线框，将所述氮化镓芯片的栅极以及所述功率半导体芯片的源极分别附接到所述第二引线框；
将第三引线框的第一引线指附接到所述功率半导体芯片的栅极键合焊盘，将所述第三引线框的第二引线指附接到所述氮化镓芯片的漏极键合焊盘，将所述第三引线框的第三引线指附接到所述第二引线框。
2.如权利要求1所述方法，其特征在于，所述第三引线框的第一引线指附接到所述氮化镓器件的栅极管脚；
所述第三引线框的第二引线指附接到所述氮化镓器件的漏极管脚；
所述第三引线框的第三引线指附接到所述氮化镓器件的源极管脚。
3.如权利要求1所述方法，其特征在于，所述将功率半导体芯片附接到第一引线框，将氮化镓芯片附接到第二引线框包括：
将所述功率半导体芯片附接到所述第一引线框的管芯焊盘上，将所述氮化镓芯片附接到所述第二引线框的管芯焊盘上。
4.如权利要求1所述方法，其特征在于，所述氮化镓芯片有源面包括栅极、源极和漏极，其中，源极位于有源面的左上方，栅极位于有源面的右上方，漏极位于有源面的正上方。
5.如权利要求1所述方法，其特征在于，所述键合焊盘后，还包括：
将模塑料分配到所述第一引线框和所述第二引线框的顶面上。
6.一种氮化镓器件，其特征在于，包括：
第一引线框，所述第一引线框上附接有功率半导体芯片；
第二引线框，所述第二引线框上附接有氮化镓芯片；其中，所述所述第一引线框和所述第二引线框之间绝缘；
所述功率半导体芯片的漏极以及所述氮化镓芯片的源极分别附接到所述第一引线框，所述氮化镓芯片的栅极以及所述功率半导体芯片的源极分别附接到所述第二引线框；
第三引线框，所述第三引线框的第一引线指附接到所述功率半导体芯片的栅极键合焊盘，所述第三引线框的第二引线指附接到所述氮化镓芯片的漏极键合焊盘，所述第三引线框的第三引线指附接到所述氮化镓芯片的源极键合焊盘。
7.如权利要求6所述氮化镓器件，其特征在于，所述第三引线框的第一引线指附接到所述氮化镓器件的栅极管脚；
所述第三引线框的第二引线指附接到所述氮化镓器件的漏极管脚；
所述第三引线框的第三引线指附接到所述氮化镓器件的源极管脚。
8.如权利要求6所述氮化镓器件，其特征在于，所述功率半导体芯片附接到所述第一引线框的管芯焊盘上；
所述氮化镓芯片附接到所述第二引线框的管芯焊盘上。
9.如权利要求6所述氮化镓器件，其特征在于，所述氮化镓芯片有源面包括栅极、源极和漏极，其中，源极位于有源面的左上方，栅极位于有源面的右上方，漏极位于有源面的正上方。
10.如权利要求6所述氮化镓器件，其特征在于，所述第一引线框和所述第二引线框的顶面上分配有模塑料。
CN201410387076.4A 2014-08-07 2014-08-07 一种氮化镓器件及封装方法 Active CN105448746B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410387076.4A CN105448746B (zh) 2014-08-07 2014-08-07 一种氮化镓器件及封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410387076.4A CN105448746B (zh) 2014-08-07 2014-08-07 一种氮化镓器件及封装方法

Publications (2)

Publication Number Publication Date
CN105448746A CN105448746A (zh) 2016-03-30
CN105448746B true CN105448746B (zh) 2018-03-23

Family

ID=55558797

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410387076.4A Active CN105448746B (zh) 2014-08-07 2014-08-07 一种氮化镓器件及封装方法

Country Status (1)

Country Link
CN (1) CN105448746B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111211103A (zh) * 2020-01-15 2020-05-29 辽宁百思特达半导体科技有限公司 一种氮化镓器件及氮化镓封装结构及方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102005441A (zh) * 2009-08-28 2011-04-06 万国半导体股份有限公司 混合封装栅极可控的半导体开关器件及制备方法
CN103946978A (zh) * 2011-11-24 2014-07-23 夏普株式会社 半导体装置以及电子设备
CN103972193A (zh) * 2013-02-05 2014-08-06 英飞凌科技奥地利有限公司 功率晶体管装置和用于制造功率晶体管装置的方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4985809B2 (ja) * 2010-03-23 2012-07-25 サンケン電気株式会社 半導体装置
US8847408B2 (en) * 2011-03-02 2014-09-30 International Rectifier Corporation III-nitride transistor stacked with FET in a package

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102005441A (zh) * 2009-08-28 2011-04-06 万国半导体股份有限公司 混合封装栅极可控的半导体开关器件及制备方法
CN103946978A (zh) * 2011-11-24 2014-07-23 夏普株式会社 半导体装置以及电子设备
CN103972193A (zh) * 2013-02-05 2014-08-06 英飞凌科技奥地利有限公司 功率晶体管装置和用于制造功率晶体管装置的方法

Also Published As

Publication number Publication date
CN105448746A (zh) 2016-03-30

Similar Documents

Publication Publication Date Title
US10734250B2 (en) Method of manufacturing a package having a power semiconductor chip
JP6503097B2 (ja) パワーモジュール半導体装置
US10128165B2 (en) Package with vertically spaced partially encapsulated contact structures
US8772923B2 (en) Semiconductor device having leads with cutout and method of manufacturing the same
US9082759B2 (en) Semiconductor packages and methods of formation thereof
CN104620372B (zh) 半导体装置
US8709875B2 (en) Power device and method of packaging same
US8582317B2 (en) Method for manufacturing a semiconductor component and structure therefor
US9362240B2 (en) Electronic device
US8766430B2 (en) Semiconductor modules and methods of formation thereof
TWI485819B (zh) 封裝結構及其製造方法
CN103426837B (zh) 半导体封装及形成半导体封装的方法
US8643172B2 (en) Heat spreader for center gate molding
JP2018026476A (ja) 電子装置
CN109698178A (zh) 半导体装置设备及其形成方法
CN104037152B (zh) 芯片载体结构、芯片封装及其制造方法
KR20150132514A (ko) 파워 디바이스를 위한，예를 들어 파워 전계 효과 트랜지스터의 게이트，소스 및 드레인 접촉들을 위한 절연된 최상측 범프 연결
CN105448746B (zh) 一种氮化镓器件及封装方法
CN104247012B (zh) 半导体装置及其制造方法
CN110970372A (zh) 包括具有嵌入式半导体管芯的间隔件的半导体器件组件
CN107342276A (zh) 半导体器件及相应方法
CN208923119U (zh) 一种功率半导体贴片封装结构
US10347593B2 (en) Semiconductor device and method of manufacturing the semiconductor device
US20210225754A1 (en) Surface Mount Technology Structure of Power Semiconductor
US9245837B1 (en) Radio frequency power device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20220719

Address after: 518116 founder Microelectronics Industrial Park, No. 5, Baolong seventh Road, Baolong Industrial City, Longgang District, Shenzhen, Guangdong Province

Patentee after: SHENZHEN FOUNDER MICROELECTRONICS Co.,Ltd.

Address before: 100871, Beijing, Haidian District Cheng Fu Road 298, founder building, 5 floor

Patentee before: PEKING UNIVERSITY FOUNDER GROUP Co.,Ltd.

Patentee before: SHENZHEN FOUNDER MICROELECTRONICS Co.,Ltd.

TR01 Transfer of patent right