CN105409004A - 横向功率半导体晶体管 - Google Patents

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Abstract

本发明一般涉及例如在集成电路中的横向功率半导体晶体管。特别地，本发明涉及横向绝缘栅双极晶体管或其他横向双极设备例如PIN二极管。本发明还一般涉及增加横向双极功率半导体晶体管的开关速度的方法。本发明提供了横向双极功率半导体晶体管，其包括与阳极/漏极区横向间隔的第一导电型的第一悬浮半导体区和横向邻近于第一悬浮半导体区的第二导电型的第二悬浮半导体区，以及设置在第一悬浮半导体区和第二悬浮半导体区上面且与第一悬浮半导体区和第二悬浮半导体区直接接触的悬浮电极。

Description

横向功率半导体晶体管
技术领域
本发明一般涉及横向功率半导体晶体管，且更具体地涉及但不限于横向绝缘栅双极晶体管(LIGBT)。本发明还一般涉及增加横向双极功率半导体晶体管的开关速度的方法。
背景技术
功率半导体设备是用作功率电子器件(例如开关电源)中的开关或整流器的半导体设备。这样的设备能够用在集成电路中，且使用了该设备的电路被称为功率IC、高电压IC或智能功率电路。功率半导体设备一般用在“交换模式”中(即开或关)，且因此具有为这种用途而优化的设计。
在集成电路中使用的高功率设备一般在20V至1.2kV的电压范围和1mA至50A的电流水平范围操作。它们的应用领域包括便携式消费电子设备、家庭电器、电动车、电机控制和电源以及RF和微波电路和通信***。
集成电路(IC)中的横向功率设备的主端子(作为高电压端子的阳极/漏极/集电极和作为低电压端子的阴极/源极/发射极)和控制端子(栅极/基极)均设置在该设备的表面以便于接触。在功率IC中，该设备通常是单片地集成在CMOS型或BiCMOS型低电压/低功率电路中。为了使成本最小化，如果可能的话，高电压功率设备和低功率CMOS电路使用基于CMOS工艺的共同层。但是，漂移层是专用于高电压设备的，且其通常在CMOS工艺顺序之前建成。
绝缘栅双极晶体管(IGBT)属于现今市场上非常大群的高电压功率设备。它们具有在双极晶体管中找到的MOS栅驱动和高电流密度的组合优点。由于在漂移区的电导调制，因此IGBT中漂移层的导电性能够急剧增加。但是一般地，高水平的电荷导致导通状态损耗降低但开关损耗升高。
目前市场上的大部分IGBT都是基于纵向设计的。纵向设计具有在表面的低电压端子(统称为阴极或发射极)和控制端子(称为栅极)，而称为阳极或集电极的高电压端子在设备的底部。纵向设备具有高电流能力，但是它们不兼容CMOS。横向绝缘栅双极晶体管(LIGBT)早在1984年就被提出了(M.Darwish,‘LateralResurfCOMFET’，ElectronicsLetters，第20卷第12期，1984年)，但是与纵向IGBT相比，只有一些SOI(绝缘体上硅薄膜)和DI(电介质隔离)方案在商业上是成功的。
通常，在IGBT中通过改变在整个漂移层的或在漏极局部的载流子的寿命来调整导通状态的电压压降和关闭损耗之间的权衡。横向功率设备中的寿命消磨是具有挑战性的，因为其可能损坏集成电路中的CMOS或Bi-CMOS电路块。
用于调整IGBT中导通状态损耗和关闭损耗之间的权衡的另一常用方法是基于改变阳极/漏极/集电极注入效率。这已经通过改变注射结(例如漏极P+或n型缓冲区)的任一侧上的半导体层的掺杂来实施。改变该层的掺杂对于横向功率设备来说是非常困难的，因为CMOS或Bi-CMOS工艺中可用的大多数层都具有由CMOS或Bi-CMOS低电压设备的性能决定的掺杂浓度。此外，即使这些改变中的一些能够通过引入额外的层来满足，但是也可能需要重新调整导通状态损耗和开关损耗之间的权衡以使得设备在特定应用环境中更有效率地工作。因此，该工艺必须被重新制定以允许这种改变。这是昂贵且耗时的。
US1991/US4989058(SelColak等)报告了形成一种形成具有改进开关性能的LIGBT的方法。阳极/漏极区能够直接与P+和N+区直接接触以形成阳极短路型LIGBT的。在阳极的N+区能够通过电阻元件与P+区连接，由此改进LIGBT的导通状态。可替换地，能够在n缓冲区形成肖特基接触而不是使用到阳极P+的欧姆接触，由此控制少量载流子注入和电导调制。
A.Nakagawa等在‘500VThreePhaseInverterICsBasedonaNewDielectricIsolationTechnique’，ISPSD1992，pp328-332中报告了一种具有阳极结构的LIGBT，其特征是在浅P-漏极层中形成额外的N+区。该报告中的结构表现与高注入条件中的常规阳极短路结构完全相同。但是，在低注入条件中，该结构与普通LIGBT相同。
Terashima等在‘ANovelDrivingTechnologyforaPassiveGateonaLateral-IGBT’，ISPSD2009，pp45-48中研究通过在设备的阳极/漏极侧使用无源栅而带来的LIGBT性能改进。无源栅能够在不需要另外的过程或结构改变的情况下被驱动。其栅极连接到浮动电极的无源PMOS同时随着阳极/漏极电压摇摆而开关。因此，能够实现普通LIGBT的低导通电阻和阳极短路LIGBT的低关闭损耗。
US2011/0057230A1涉及一种形成LIGBT的方法，该LIGBT具有改进的导通状态损耗和开关损耗之间的权衡同时抑制寄生晶闸管闭锁。漏极/阳极P+掺杂能够被减少以降低阳极注入。可以在漏极/阳极P+前面使用漂浮N+区以增强复合。可替换地，可以在漏极/阳极P+下面使用N+隐埋层以扼制载流子深入到衬底的注入。
US2012/0061726A1报告了一种形成LIGBT的方法，该LIGBT的性能优于现有技术。该较佳的性能是通过具有窄P+注入区和在n缓冲区上的稍微掺杂的P层上的宽肖特基接触的阳极结构来实现的。
图1示意性示出了体硅技术中的现有技术LIGBT的剖面图。在该图中，n型区形成在p型衬底7中以形成漂移区3，其在关闭状态阻断模式期间将耗尽载流子以支持击穿电压并在导通状态导通模式期间传导电荷。p型区1与漏电极形成欧姆接触。n型区2围绕p型区1并比漂移区3具有更高度的掺杂。n型区2阻止击穿并还能够用于改变LIGBT特性。p阱4形成设备沟道区。设备栅电极被设置在该区的上面且由薄氧化层隔开。该栅电极用于通过控制漂移区3内的电荷流动来控制沟道区中的电荷。还有一个n型区5和p型区6被形成在p阱4内，其彼此连接以形成到设备源极的欧姆接触。
LIGBT能够概括地被认为是低电压MOSFET，其驱动宽基极双极晶体管。取决于技术，能够有具有窄基极和宽集电极的第二双极晶体管。图2示出了图1的相同LIGBT，其在体硅技术中的LIGBT中具有两个双极晶体管。纵向PNP晶体管通常允许等离子注入深入到p衬底。等离子深入到p衬底的注入将导致开关速度慢且相继的高开关损耗。通过降低PNP晶体管的增益能够改进开关速度。此外，通过降低PNP晶体管的增益能够抑制LIGBT中的寄生晶闸管。
图3和图4示出了被提出以用于降低LIGBT中存在的高开关损耗的现有技术的LIGBT设计。图3和图4的许多特征与图1和图2中示出的特征相似，并且因此沿用相同的附图标记。但是，图3示出了阳极短路型LIGBT，其中N+区100连接到漏电极。这种结构具有改进的开关性能但其代价是在导通状态中更高的导通损耗和回跳特性。图4的设备结构具有在漏极P+层1前面的N+层110且其被P-型层111围绕。该设备在导通状态中将没有回跳型特性，且将具有改进的开关性能。但是，这种设计需要额外的掩膜层来形成p型层111。
因此，LIGBT领域依然需要具有改进的特性，例如增加的开关速度和/或更宽范围的工况(例如，一个或多个预定范围的主端子间的连续和/或开关电流、主端子间的电压、结和/或环境温度等的任意组合)，的LIGBT。
发明内容
根据本发明的一个方面，提供了一种横向双极功率半导体晶体管，包括：位于第二相反导电型的第一半导体区内的第一导电型的接触区；位于第一导电型的第二半导体区内的第二导电型的源区；设置在第一半导体区与第二半导体区之间的第二导电型的横向漂移区，横向漂移区在晶体管的关闭状态阻断模式期间由在击穿电压下耗尽载流子，并能够在晶体管的导通状态导通模式期间传导电荷；位于第二半导体区上面且与第二半导体区直接接触的栅极，栅极用于控制横向漂移区与第二导电型的源区之间的沟道区中的电荷，并因此用于控制在横向漂移区内的电荷的流动；位于第一导通区内与接触区横向间隔的第一导电型的第一悬浮半导体区，第一导电型的第一悬浮半导体区比第二导电型的第一半导体区具有更高的掺杂浓度；在第一半导体区内横向邻近于第一悬浮半导体区的第二导电型的第二悬浮半导体区，第二导电型的第二悬浮半导体区具有比第二导电型的第一半导体区更高的掺杂浓度，以及位于第一悬浮半导体区和第二悬浮半导体区上面且与第一悬浮半导体区和第二悬浮半导体区直接接触的悬浮电极。
与本发明的所有横向双极晶体管方面的实施方式相同，该第一方面的横向双极晶体管可以概括地被认为包括驱动双极晶体管的MOS组件。例如，n沟道LIGBT可以具有驱动横向PNP晶体管的基极的n沟道MOSFET。
有利地，与第一悬浮半导体区域和第二悬浮半导体区域连接的悬浮电极移除载流子，并因此用于降低在所提出的晶体管中形成的PNP晶体管的增益，由此降低载流子到衬底的深度注入。这因此导致降低的开关损耗并增加关闭速度。所提出的结构因此改进了设备的开关特性，并抑制是这种类型的晶体管(LIGBT)的主要问题之一的寄生闸流管的激活。
第一悬浮区和第二悬浮区的位置可以是互换的。例如，第二悬浮区可以位于第一悬浮区和接触区之间。晶体管还可以包括横向邻近于接触区和第一悬浮半导体区的第二导电型的第三悬浮半导体区。优选地，第三悬浮半导体区接触该接触区。悬浮电极可以被设置为直接与第三悬浮半导体区接触。可以理解，第三悬浮半导体区可以不与悬浮电极连接。这里术语“横向邻近”的意思是彼此相邻并且不限制为半导体区域彼此接触的含义。
接触区可以是电荷注入区且来自电荷注入区的电荷注入由于存在第一悬浮半导体区、第二悬浮半导体、第三悬浮半导体区和悬浮电极及由于注入效率降低和/或俄歇(Auger)/肖克莱-里德-霍尔(Shockley-Read-Hall,SRH)复合而减少。
第一悬浮半导体区、第二悬浮半导体区、第三悬浮半导体区和悬浮电极可以被配置成降低从接触区的第一导电型的载流子的电荷注入，从而导致在关闭期间有利的减少的等离子的形成。
第二悬浮半导体区和第三悬浮半导体区的宽度可以被调整以控制从接触区的电荷注入。第一悬浮半导体区、第二悬浮半导体区和第三悬浮区位于接触区和栅极之间。第一悬浮半导体区的宽度可以被调整以控制从接触区的电荷注入。
有利地，当悬浮区和悬浮电极在漏极和栅极之间(或在漏极前面)时，从悬浮电极的注入的载流子收集比当悬浮区和悬浮电极在漏极后面时更有效。此外，通过改变连接到悬浮电极的N+层(第二悬浮半导体区和第三悬浮半导体区)的宽度，能够优化导通状态和开关速度之间的权衡。可以理解，还可以改变第一悬浮区(P+区)的宽度以实现该优点。
已知的是，LIGBT的一个主要问题是载流子深入到衬底的注入，这一般在高温下更糟糕。该载流子深入的注入明显减慢了开关且对导通状态没有贡献。围绕阳极区的第一半导体区(n阱)将帮助降低深度载流子注入，这是因为其与n漂移层相比掺杂更高。这还会降低LIGBT的PNP晶体管增益。第一半导体区还通过放松在漂移层/第二悬浮区(与悬浮电极连接)结的电场来改进设备的击穿，阻止穿通击穿(punchthroughbreakdown)并降低双极晶体管增益。
还注意到，第一半导体区(n阱)中的电荷区域和量比仅N+层的要大得多。这将用作复合额外的孔，使得悬浮层和悬浮电极的功能更加有效(与当悬浮层和悬浮电极设置在第一半导体区(n阱)外时相比)。此外，如果悬浮层和悬浮电极在漏极前面但不是在第一半导体区(n阱)内，这将导致过早的击穿(由于高掺杂的N+层将在达到n阱之前停止耗尽区)。
晶体管可以包括第一导电型的半导体晶片衬底，半导体晶片衬底包括横向漂移区。衬底大体上在晶体管的整个横向范围延伸。
晶体管可以包括第一PNP晶体管，第一PNP晶体管具有包括接触区的发射极，第一PNP晶体管的基极包括横向漂移区，以及第一PNP晶体管的集电极区包括半导体晶片衬底；以及第二PNP晶体管，第二PNP晶体管具有包括接触区的发射极，第二PNP晶体管的基极包括横向漂移区，以及第二PNP晶体管的集电极区包括第二半导体区。
优选地，第一悬浮半导体区、第二悬浮半导体区和悬浮电极被配置成移除电子和孔，以降低第一PNP晶体管和第二PNP晶体管的电流增益，并降低到横向漂移区和衬底的电荷注入。
晶体管可以包括绝缘体上硅薄膜(SOI)或部分的绝缘体上硅薄膜。横向绝缘栅双极晶体管(LIGBT)可以包该含晶体管。
根据本发明的还一个方面，提供了一种增加横向功率半导体晶体管的开关速度的方法，该晶体管包括：位于第二相反导电型的第一半导体区内的第一导电型的接触区；位于第一导电型的第二半导体区内的第二导电型的源区；设置在第一半导体区与第二半导体区之间的第二导电型的横向漂移区，横向漂移区在晶体管的关闭状态阻断模式期间由在击穿电压下耗尽载流子，并能够在晶体管的导通状态导通模式期间传导电荷；以及位于第二半导体区上面且与第二半导体区直接接触的栅极，栅极用于控制横向漂移区与第二导电型的源区之间的沟道区中的电荷，并因此用于控制在横向漂移区内的电荷的流动；所述方法包括：在第一半导体区内形成第一导电型的第一悬浮半导体区，第一悬浮半导体区在横向于接触区并具有比第二导电型的第一半导体区更高的掺杂浓度；在第一半导体区内形成第二导电型的第二悬浮半导体区，第二悬浮半导体区横向邻近于第一悬浮半导体区并具有比第二导电型的第一半导体区更高的掺杂浓度，以及形成位于第一悬浮半导体区和第二悬浮半导体区上面并与第一悬浮半导体区和第二悬浮半导体区直接接触的悬浮电极。
根据本发明的还一个方面，提供了横向双极功率半导体晶体管，包括：位于第二相反导电型的第一半导体区内的第一导电型的接触区；位于第一导电型的第二半导体区内的第二导电型的源区；位于第一半导体区和第二半导体区之间的第二导电型的横向漂移区，横向漂移区在晶体管的关闭状态阻断模式期间在击穿电压下耗尽载流子，并能够在晶体管的导通状态导通模式期间传导电荷；位于第二半导体区上面并与第二半导体区直接接触的栅极，栅极用于控制在横向漂移区和第二导电型的源区之间的沟道区中的电荷并因此控制在横向漂移区内的电荷的流动；至少一个悬浮结构，包括至少两个相反导电型的悬浮半导体区和位于至少两个悬浮半导体区上面并与至少两个悬浮半导体区直接接触的悬浮电极，该至少一个悬浮结构位于第一半导体区内，其中接触区是电荷注入区且该至少一个悬浮结构的悬浮电极被配置成移除电子和孔，以降低从电荷注入区的电荷注入。
至少两个悬浮半导体区的一个可以被形成为与接触区横向间隔。至少两个悬浮半导体区的每一个都可以具有比第二导电型的第一半导体区更高的掺杂浓度。
根据本发明的还一个方面，提供了一种横向双极功率半导体晶体管，包括：位于第一导电型的第一半导体区内的第一导电型的接触区；位于第二相反导电型的第二半导体区内的第二导电型的第二接触区；位于第一半导体区和第二半导体区之间的第二导电型的横向漂移区，横向漂移区在晶体管的关闭状态阻断模式期间在击穿电压下耗尽载流子，且能够在晶体管的导通状态导通模式期间传导电荷；其中第一半导体区和第二半导体区的至少一者包括：在半导体阱区内的第一导电型的第一悬浮半导体区，其具有比半导体阱区更高的掺杂浓度；在半导体阱区内横向邻近于第一悬浮半导体区的第二导电型的第二悬浮半导体区，其具有比半导体阱区更高的掺杂浓度，以及位于第一悬浮半导体区和第二悬浮半导体区上面且与第一悬浮半导体区和第二悬浮半导体区直接接触的悬浮电极。
优选地，当位于第一半导体区中时，半导体阱区包括第二导电型。当位于第二半导体区中时，半导体阱区可以包括第一导电型。
PIN二极管可以包含该晶体管。
附图说明
从以下的详细描述和附图中可以更全面理解本发明，但是这些详细描述和附图仅用于解释和理解本发明，其不应被视为将本发明限制到示出的具体实施方式。
图1示意性示出了体硅技术的现有技术LIGBT的剖视图；
图2示意性示出了体硅技术的LIGBT中存在两个PNP晶体管；
图3示意性示出了体硅技术的现有技术的阳极短路LIGBT的剖视图；
图4示意性示出了针对更好的导通状态损耗与开关损耗的权衡而被优化的现有技术的LIGBT的剖视图；
图5示出了根据本发明的一个实施方式的LIGBT的剖视图；
图6示出了根据本发明的另一实施方式的LIGBT的剖视图；
图7示出了在所提出的LIGBT结构的导通状态时在漏极和悬浮电极的电子和孔电流分量；
图8示出了在所提出的结构中的在漏电极和悬浮电极的电子和孔注入；
图9示出在125℃将所提出的结构的导通状态电流与现有技术的LIGBT进行比较的结果；
图10示出在125℃将所提出的结构的开关曲线与现有技术的LIGBT进行比较的结果；
图11示出在相同电流水平将基于第一实施方式所提出的结构的孔分布轮廓与现有技术的LIGBT进行比较的结果；
图12示意性示出了所提出的结构和现有技术的LIGBT的能量损失和导通状态电压压降之间的权衡；
图13示意性示出了本发明的一些3D变型；以及
图14示意性示出了根据本发明的另一实施方式的PIN二极管。
具体实施方式
以下的描述落入上面概括的本发明的更宽方面的布置以及更具体的实施方式。
本发明的实施方式特别与高电压半导体设备有关，其能够用在功率集成电路中并具有对MOS双极晶体管有特别的应用。
图5示出了根据本发明的一个实施方式的LIGBT的剖视图。在该实施方式中，LIGBT包括具有高电阻性的衬底区7，形成在该衬底区7中的漂移层3，其中漂移层3的电阻取决于LIGBT的关闭状态阻断电压。该LIGBT还包括形成在漂移层3和衬底7的公共面的p阱层4；形成在该p阱层4的表面的源层5；形成在该p阱层4的表面的体层6；以及被设置为与源层5和体层6接触的欧姆的源电极。栅电极其通过栅绝缘膜面对p阱层的表面，介于源层5和漂移层3之间。电阻比漂移层3低的n阱层2形成在漂移层3中。P+漏极层1形成在n阱层2的表面。欧姆的漏电极被设置为与漏极层1接触。在该实施方式中，P+悬浮层10形成在n阱层2的表面并介于漏极层1和漂移层3之间。N+悬浮层11形成在n阱层2的表面并能够与P+悬浮层10接触。悬浮电极530被设置为用于接触悬浮层10、11。P+悬浮层10一般与阳极区1间隔开。
图6示出了根据本发明的另一实施方式的LIGBT的剖视图。该实施方式的许多特征与图5中示出的特征相同，因此沿用相同的附图标记。但是，另一个N+悬浮层12被***在P+悬浮层10和阳极区之间。该另一个N+悬浮层12也连接到悬浮电极。该另一个N+悬浮区一般能接触P+阳极区(但不是必要的)。连接到悬浮电极530的P+和N+层10、11、12能够是在其他CMOS电路中使用的相同的P+和N+层。
图7示出了在例如图5的LIGBT结构的导通状态中在漏极和悬浮电极处的电子和孔电流分量。在该图中，正电流表示从高电压端子(阳极/漏极)流向低电压端子(阴极/源极)的电流。正孔电流显示孔被注入到设备而正电子电流显示电子从设备移除。如图8所示，在悬浮电极530处，孔电流具有相反方向(与阳极/漏极端子相比)，这表示孔被移除(与孔注入相反)而电子电流显示相同方向(与阳极/漏极端子相比)表示电子被移除。因此，悬浮端子将移除电子和孔，由此用于降低PNP晶体管的增益，以降低载流子被深度注入到衬底。这由此导致开关损耗更低以及关闭速度增加。所提出的结构因此可以改进设备的开关特性并抑制寄生晶闸管的激活。
在悬浮端子530处的N+层11、12还通过复合来降低载流子的注入(由于N+层11、12是非常高掺杂的层)。特别地，仅在非常高掺杂等级才能看到的俄歇(Auger)复合在N+层11、12是显著的，并且其帮助降低等离子注入到漂移区和衬底。N+层11的宽度(W)能够被调整以控制注入水平。
图9示出了在125℃的现有技术LIGBT和根据所提出结构的两种变形的导通状态曲线。
图10示出了在125℃与图9相同的设备的开关曲线。使用所提出的结构，与现有技术LIGBT相比，开关损耗降低了超过4倍。
图11是现有技术LIGBT和所提出的结构在相同电流水平的孔分布轮廓的图。其清楚显示现有技术LIGBT设备与所提出的结构相比具有更强的载流子深入到衬底的注入。悬浮电极结构会降低导通状态电流，但与关闭损耗的降低相比导通损耗增加较不显著。
图12示出了典型的导通状态和关闭相比的权衡曲线，且其示出了悬浮N+区的宽度W如何能够用于为特定应用来优化设备。这种设计特征允许导通和开关损耗之间的基于布局的细调。
能够在三维对悬浮电极以及N+和P+区进行改变以实现不同的导通状态和关闭相比的权衡曲线。图13示出了一些这样的示例。
LIGBT的该实施方式还能够结合其他横向IGBT技术(例如绝缘体上硅薄膜(SOI)和电介质隔离(DI)技术)使用。虽然本说明书一般性地讨论了n沟道LIGBT，但相同的概念能够适用于p沟道LIGBT。
本发明的概念还适用于其他横向功率设备，例如PIN二极管。这样的PIN二极管在图14中示出。PIN二极管包括形成在衬底245上的p阱205。P阱205包括阳极区200和与阳极区200间隔的n阱250。n阱250包括P+悬浮区230和N+悬浮区225，这两个悬浮区一起连接到悬浮电极260。该二极管包括漂移区220，n阱215在该漂移区220中形成。N阱215包括阴极区210和与该阴极区210间隔的p阱255。在p阱255内，P+悬浮区235和N+悬浮区240被形成并被连接到悬浮电极265。所提出的包括悬浮区的PIN二极管与任意常规PIN二极管相比具有较好的开关性能。
应该理解的是，只要概念是相同的话，彼此连接的悬浮电极和N+/P+层的布局不限于之前提供的这些布局。
还应该理解的是，例如“顶部”和“底部”，“上面”和“下面”，“横向”和“纵向”，以及“下”和“上”，“前面”和“后面”，“在下面”等的术语可以在该说明书中按常规意思使用，并总的来说不隐含该设备的特定物理定向。
已经特别参考示出的示例描述本发明的布置和更具体实施方式。然而，应该理解的是，可以在本发明的范围内对描述的示例进行变形和修改，且毫无疑问本领域技术人员将了解许多其他有效的可替换方式。因此，应理解，本发明不限于所述的实施方式，而是包括对于本领域技术人员来说是明显的在所附权利要求书的精神和范围内的不同修改。

Claims (21)

1.一种横向双极功率半导体晶体管，包括：
第一导电型的接触区，其位于第二相反导电型的第一半导体区内；
第二导电型的源区，其位于第一导电型的第二半导体区内；
第二导电型的横向漂移区，其设置在第一半导体区与第二半导体区之间，该横向漂移区在该晶体管的关闭状态阻断模式期间在击穿电压下耗尽载流子，并能够在该晶体管的导通状态导通模式期间传导电荷；
栅极，其位于第二半导体区上面且与第二半导体区直接接触，该栅极用于控制该横向漂移区与第二导电型的源区之间的沟道区中的电荷，并因此用于控制在该横向漂移区内的电荷的流动；
第一导电型的第一悬浮半导体区，其位于第一导通区内，横向于该接触区间隔，且比第二导电型的第一半导体区具有更高的掺杂浓度；
第二导电型的第二悬浮半导体区，其位于该第一半导体区内，横向邻近于该第一悬浮半导体区，且具有比第二导电型的第一半导体区更高的掺杂浓度，以及
悬浮电极，其位于第一悬浮半导体区和第二悬浮半导体区上面，且与第一悬浮半导体区和第二悬浮半导体区直接接触。
2.根据权利要求1所述的晶体管，还包括第二导电型的第三悬浮半导体区，其横向邻近于所述接触区和所述第一悬浮半导体区。
3.根据权利要求2所述的晶体管，其中所述悬浮电极被设置为与所述第三悬浮半导体区直接接触。
4.根据前述任一权利要求所述的晶体管，其中所述接触区是电荷注入区，且从该电荷注入区的电荷注入由于存在所述第一悬浮半导体区、所述第二悬浮半导体区和所述悬浮电极及由于注入效率的降低和/或俄歇/肖克莱-里德-霍尔复合而被减少。
5.根据前述任一权利要求所述的晶体管，其中所述第一悬浮半导体区、所述第二悬浮半导体区和所述悬浮电极被配置成降低从所述接触区的第一导电型的载流子的电荷注入从而导致减少等离子的形成。
6.根据前述任一权利要求所述的晶体管，其中所述第二悬浮半导体区的宽度被调整以控制从所述接触区的第一导电型的电荷注入。
7.根据前述任一权利要求所述的晶体管，其中所述第一悬浮半导体区和第二悬浮半导体区和所述悬浮电极位于所述接触区和所述栅极之间。
8.根据前述任一权利要求所述的晶体管，包括第一导电型的半导体晶片衬底，所述半导体晶片衬底包括所述横向漂移区，其中所述衬底大体上在所述晶体管的整个横向程度延伸。
9.根据权利要求8所述的晶体管，包括：
第一PNP晶体管，具有包括所述接触区的发射极，所述第一PNP晶体管的基极包括所述横向漂移区，以及所述第一PNP晶体管的集电极区包括所述半导体晶片衬底；以及
第二PNP晶体管，具有包括所述接触区的发射极，所述第二PNP晶体管的基极包括所述横向漂移区，以及所述第二PNP晶体管的集电极区包括所述第二半导体区。
10.根据权利要求9所述的晶体管，其中所述第一悬浮半导体区、所述第二悬浮半导体区以及所述悬浮电极被配置成移除电子和孔，以降低所述第一PNP晶体管和第二PNP晶体管的电流增益以及降低到所述横向漂移区和所述衬底的电荷注入。
11.根据前述任一权利要求所述的晶体管，包括绝缘体上硅薄膜(SOI)或部分的绝缘体上硅薄膜。
12.一种包含根据前述任一权利要求所述的晶体管的横向绝缘栅双极晶体管。
13.根据前述任一权利要求所述的晶体管，其中所述第一悬浮半导体区的宽度被调整以控制从所述接触区的电荷注入。
14.一种增加横向功率半导体晶体管的开关速度的方法，该晶体管包括：
第一导电型的接触区，其位于第二相反导电型的第一半导体区内；
第二导电型的源区，其位于第一导电型的第二半导体区内；
第二导电型的横向漂移区，其设置在第一半导体区与第二半导体区之间，该横向漂移区在该晶体管的关闭状态阻断模式期间在击穿电压下耗尽载流子，并能够在该晶体管的导通状态导通模式期间传导电荷；以及
栅极，其位于第二半导体区上面且与第二半导体区直接接触，该栅极用于控制该横向漂移区与第二导电型的该源区之间的沟道区中的电荷，并因此用于控制在该横向漂移区内的电荷的流动；
所述方法包括：
在第一半导体区内形成第一导电型的第一悬浮半导体区，该第一悬浮半导体区与该接触区横向间隔，并具有比第二导电型的第一半导体区更高的掺杂浓度；
在第一半导体区内形成第二导电型的第二悬浮半导体区，该第二悬浮半导体区横向邻近于该第一悬浮半导体区，并具有比第二导电型的第一半导体区更高的掺杂浓度，以及
形成位于第一悬浮半导体区和第二悬浮半导体区上面，并与该第一悬浮半导体区和第二悬浮半导体区直接接触的悬浮电极。
15.一种横向双极功率半导体晶体管，包括：
第一导电型的接触区，其位于第二相反导电型的第一半导体区内；
第二导电型的源区，其位于第一导电型的第二半导体区内；
第二导电型的横向漂移区，其位于第一半导体区和第二半导体区之间，该横向漂移区在该晶体管的关闭状态阻断模式期间在击穿电压下耗尽载流子，并能够在该晶体管的导通状态导通模式期间传导电荷；
栅极，其位于第二半导体区上面并与该第二半导体区直接接触，该栅极用于控制在该横向漂移区和第二导电型的源区之间的沟道区中的电荷，并因此控制在该横向漂移区内的电荷的流动；
至少一个悬浮结构，其包括至少两个相反导电型的悬浮半导体区和位于该至少两个悬浮半导体区上面并与该至少两个悬浮半导体区直接接触的悬浮电极，该至少一个悬浮结构位于第一半导体区内；
其中接触区是电荷注入区，且该至少一个悬浮结构的该悬浮电极被配置成移除电子和孔，以降低从该电荷注入区的电荷注入。
16.根据权利要求15所述的晶体管，其中所述至少两个悬浮半导体区的一个被形成为与所述接触区横向间隔。
17.根据权利要求16所述的晶体管，其中所述至少两个悬浮半导体区的每一个都具有比第二导电型的第一半导体区更高的掺杂浓度。
18.一种横向双极功率半导体晶体管，包括：
第一导电型的接触区，其位于第一导电型的第一半导体区内；
第二相反导电型的第二接触区，其位于第二导电型的第二半导体区内；
第二导电型的横向漂移区，其位于该第一半导体区和该第二半导体区之间，该横向漂移区在该晶体管的关闭状态阻断模式期间在击穿电压下耗尽载流子，且能够在该晶体管的导通状态导通模式期间传导电荷；
其中所述第一半导体区和所述第二半导体区的至少一者包括：
第一导电型的第一悬浮半导体区，其位于半导体阱区内，并具有比该半导体阱区更高的掺杂浓度；
第二导电型的第二悬浮半导体区，其位于半导体阱区内，横向邻近于第一悬浮半导体区，并具有比该半导体阱区更高的掺杂浓度，以及
悬浮电极，其位于第一悬浮半导体区和第二悬浮半导体区上面且与该第一悬浮半导体区和第二悬浮半导体区直接接触。
19.根据权利要求18所述的晶体管，其中当所述半导体阱区位于所述第一半导体区中时，所述半导体阱区为所述第二导电型。
20.根据权利要求18所述的晶体管，其中当所述半导体阱区位于所述第二半导体区中时，所述半导体阱区为所述第一导电型。
21.一种包含根据权利要求20所述的晶体管的PIN二极管。
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