CN105391440A - 半导体装置、功率控制装置和电子*** - Google Patents

半导体装置、功率控制装置和电子*** Download PDF

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Abstract

本发明涉及半导体装置、功率控制装置和电子***。为了降低包括诸如驱动器IC的半导体装置的功率控制装置以及电子***的成本等，所述驱动器IC包括高侧驱动器、电平移位电路、第一和第二晶体管、以及比较器电路。所述第一晶体管形成在终止区中。所述第二晶体管形成在所述终止区中并由第一电源电压驱动。所述比较器电路形成在所述第一区中以在感测节点的电压低于所述第一电源电压时驱动所述第一晶体管导通，而在所述感测节点的电压高于所述第一电源电压时驱动所述第一晶体管关断。所述第二晶体管是耗尽型晶体管。

Description

半导体装置、功率控制装置和电子***
相关申请的交叉引用
2014年8月25日提交的日本专利申请No.2014-170091的公开，包括说明书、附图和摘要，通过引用将其整体内容并入在此。
技术领域
本发明涉及半导体装置、功率控制装置和电子***。本发明涉及例如在功率电子领域中使用的半导体装置、功率控制装置和电子***。
背景技术
例如，专利文件1(美国专利No.7592831)描述了一种配置，其通过晶体管配置自举二极管以基于比较器块来控制晶体管的导通和关断。如专利文件1的图10和11所示，比较器块包括以自举电压作为漏极输入的LDMOS、以电源电压作为漏极输入的NMOS、以及用于将LDMOS和NMOS的源极电压转换为电流以比较两个电流的电流比较器。LDMOS和NMOS的栅极被以预定的时序施加有“2×电源电压”。
概述
例如，在用于驱动半桥电路或其他设备的驱动器IC(集成电路)等中，需要自举电路来驱动高侧晶体管。通常，自举电路被配置有二极管和电容器并且被实现为外部组件。同时，期望将二极管集成到驱动器IC中以降低包括驱动器IC的***的尺寸和成本。然而，可能需要二极管在几百V的电平处具有高耐压性。例如，如果将具有这样的高耐压性的pn结二极管集成到驱动器IC中，则有电路面积显著增加的风险。此外，功率消耗也可能会随着寄生电流而增加。
因此，例如，通过如专利文件1中所示地使用晶体管来实现与二极管相同的功能可能是一种方法。然而，在专利文件1的方法中，电路面积的减小和成本等相关联的降低可能不够大。更具体地，例如，在作为高耐压元件的LDMOS的一些位置处电路面积增大。此外，需要升压电路或其他设备(例如，LDMOS)来产生栅极电压。
鉴于上述问题已经做出了下面的实施例。从下面本说明书和附图的描述，这些以及其他目的和优点将会变得明显。
根据一个实施例的半导体装置被配置有单个半导体芯片，其中设置了具有环状形状的终止区以及第一区和第二区。所述第一区设置在所述终止区外，其中形成了电路来用以参考电压作为参考的第一电源电压来操作。所述第二区设置在所述终止区内，其中形成了电路来用以浮动电压作为参考的第二电源电压来操作。所述半导体装置包括：形成在所述第二区中的高侧驱动器，电平移位电路，第一和第二晶体管，以及比较器电路。所述电平移位电路将在所述第一区中产生的以参考电压作为参考的信号转换为以浮动电压作为参考的信号，并然后输出到所述第二区。所述第一晶体管形成在所述终止区中在与所述第一电源电压结合的第一电源端子和与所述第二电源电压结合的第二电源端子之间的位置处。所述第二晶体管形成在所述终止区中在所述第二电源端子和感测节点之间的位置处。所述第二晶体管由所述第一电源电压驱动。所述比较器电路形成在所述第一区中以比较所述感测节点的电压和所述第一电源电压来控制所述第一晶体管的导通/关断。所述第二晶体管是耗尽型晶体管。
根据上面所述的一个实施例，能够实现包括诸如驱动器IC的半导体装置的功率控制装置以及电子***的尺寸等的降低。
附图简要描述
图1是示出根据本发明第一实施例的在半导体装置中的示意性配置的例子的电路框图；
图2是示出图1所示的半导体装置中的比较器电路的配置的例子的电路图；
图3是示出图1所示的半导体装置中的主要部分的示意性操作的例子的波形图；
图4是示出图1所示的半导体装置中的感测MOS的电特性的例子的视图；
图5是示出图1所示的半导体装置中的示意性布局配置的例子的平面视图；
图6是示出图5所示的中止区域的详细布局配置的例子的平面视图；
图7是示出图6的A-A’或B-B’结构的例子的截面图；
图8是示出图6的A-A’或B-B’结构的例子的截面图，其与图7的配置例子不同；
图9是示出图6的C-C’结构的例子的截面图；
图10是示出根据本发明第二实施例的在电子***中的示意性配置的例子的电路框图；
图11示出图10所示的电子***中的驱动器IC的示意性布局配置的例子的平面视图；和
图12是示出图10所示的电子***中的功率控制装置的示意性封装配置的例子的平面视图。
具体实施方式
在下面，为了方便起见，在必要时，通过将实施例分成多个部分或实施例来对其进行描述，然而，除非另有特别说明，否则他们彼此不相关但有这样的关系：使得一个是另一个的一部分或全部的变体、细节、或补充说明等。另外，在下面所描述的实施例中，当提到项元的数值时(包括数字、值、量、范围等)，该数值不限于特定数值而是可以大于或小于该特定数值，除非另有特别说明或其在原则上显然限于该特定数值。
此外，在下面所描述的实施例中，不用说，组件(包括项元步骤等)不一定是必要的，除非另有特别说明或它在原则上明显是必需的。类似地，在下面所描述的实施例中，当提到组件等的形状、位置关系等时，认为也包括那些与所述形状类似或与所述位置关系基本接近的形状、位置关系等，除非另有特别说明或在原则上它明显不被认为是这样。这也适用于上面所描述的值和范围。
此外，在实施例中，MOSFET(金属氧化物半导体场效应晶体管)，以下简称为MOS晶体管，被用作MISFET(金属绝缘体半导体场效应晶体管)的例子。然而，本发明不排除使用非氧化物膜作为栅极绝缘膜。此外，在实施例中，n沟道MOSFET也称为NMOS晶体管，并且p沟道MOSFET也称为PMOS晶体管。
在下文中，将参照附图详细地描述本发明的优选实施例。注意，在用于描述实施例的所有附图中，相同或相似的部分原则上由相同的参考数字指定的，并且省略对其重复描述。
第一实施例
<驱动电路的示意性电路配置>
图1是示出根据本发明第一实施例的在半导体装置中的示意性配置的例子的电路框图。图1所示的驱动器IC(半导体装置)DVIC1被配置有单个半导体芯片，包括多个焊盘(pad)P1至P9、输入信号处理单元LGC、自举电路BSC、电平移位电路LSC、高侧驱动单元HSU和低侧驱动单元LSU。此外，这里，除了驱动器IC(DVIC1)，还示出了包括高侧开关SWh和低侧开关SWl、自举电容器CB和负载电路LOD(这些设置在驱动器IC的外部)的电子***的配置的例子。
焊盘(第一电源端子)P1与例如15V等的电源电压(第一电源电压)VCC结合。高侧输入信号HIN被输入到焊盘P2，并且低侧输入信号LIN被输入到焊盘P3。高侧输入信号HIN和低测输入信号LIN例如由微控制器(MCU：微控制单元)等产生。
焊盘(第二电源端子)P4与启动电源电压(第二电源电压)VB结合。焊盘(负载驱动端子)P6与浮动电压VS以及负载电路LOD结合。焊盘P6输出负载驱动信号OUT到负载电路的LOD。高侧输出信号HO被输出到焊盘P5。焊盘P9与电源电压VCC结合，并且焊盘(参考端子)P8与0V的参考电压COM结合。低侧输出信号LO被输出到焊盘P7。注意，焊盘P9可以集成到焊盘P1中。
这里，高侧开关SWh设置在与输入电源电压(第三电源电压)VIN结合的端子(第三电源端子)和焊盘(负载驱动端子)P6之间。高侧开关SWh的导通(ON)/关断(OFF)由高侧输出信号HO来控制。更具体地，高侧开关SWh被配置有高侧晶体管和飞轮二极管(flywheeldiode)，其中高侧晶体管由高侧输出信号来驱动。输入电源电压VIN，例如，以0V的参考电压COM作为参考，具有150V或更高的电压值，并且优选地，具有300V或更高的电压值。自举电容器CB设置在焊盘(第二电源端子)P4和焊盘(负载驱动端子)P6之间。
低侧开关SWl设置在焊盘(负载驱动端子)P6和焊盘(参考端子)P8之间，其中低侧开关SWl的导通/关断由低侧输出信号LO来控制。更具体地，低侧开关SWl被配置有低侧晶体管和飞轮二极管，其中低侧晶体管由低侧输出信号LO来驱动。根据高侧开关SWh和低侧开关SWl的导通/关断状态，焊盘(负载驱动端子)P6的浮动电压VS保持在0V与输入电源电压VIN之间的范围内。更确切地，根据负载电路LOD的反电动势电压，浮动电压VS可以暂时地保持在一个比0V与输入电源电压VIN之间的范围宽的范围内。
出于这个原因，高侧晶体管(SWh)和低侧晶体管(SWl)被配置有高耐压元件，以IGBT(绝缘栅双极型晶体管)为代表，在某些情况下，例如高压MOSFET或高压双极晶体管。此外，焊盘(第二电源端子)P4的启动电源电压(第二电源电压)VB通过自举电容器CB保持跟随焊盘(负载驱动端子)P6的浮动电压Vs。
输入信号处理单元LGC包括高侧输入缓冲器IBfh、低侧输入缓冲器IBFl、脉冲产生电路PGEN和延迟电路DLY。高侧输入缓冲器IBfh将输入到焊盘P2的高侧输入信号HIN转换为电源电压VCC电平的信号，并输出到脉冲产生电路PGEN。低侧输入缓冲器输入IBFl将输入到焊盘P3的低侧输入信号LIN转换为在电源电压VCC电平的信号，并输出到延迟电路DLY。每一个输入缓冲器IBFh和IBFl被配置有，例如，施密特触发器电路等以去除输入噪声。
脉冲产生电路PGEN和延迟电路DLY以用参考电压COM作为参考的电源电压VCC来操作。脉冲产生电路PGEN接收高侧输入缓冲器IBFh的输出信号。然后，脉冲产生电路PGEN在上升或下降沿之一处产生置位信号ST，并在另一边沿处产生复位信号RT。置位信号和复位信号每一个可以，例如，是单冲正信号(one-shortplussignal)。延迟电路DLY将延迟(所谓的死时间(deadtime))添加到低侧缓冲器IBFl的输出信号，使得高侧开关SWh和低侧开关SWl不在相同的时间被驱动导通。
高侧驱动单元许HSU包括高侧驱动器DVh、SR锁存电路SRLT和高侧低压检测电路UVLOh。这些电路以与焊盘P4结合的、以与焊盘P6结合的浮动电压VS作为参考地以启动电源电压(第二电源电压)VB来操作。高侧驱动器DVh配置有以SR锁存电路SRLT的输出信号(Q)作为输入的CMOS反相器等。高侧驱动器DVh输出高侧输出信号HO到焊盘P5以驱动高侧开关SWh内的高侧晶体管。
SR锁存电路SRLT响应于置位输入(S)和复位输入(R)通过高侧驱动器DVh来控制高侧输出信号HO。更具体地，SR锁存电路SRLT响应于置位输入(S)来控制高侧输出信号HO到启动电源电压VB电平，并响应于复位输入(R)来控制高侧输出信号HO到浮动电压VS的电平。当以浮动电压VS作为参考的启动电源电压VB的值没有达到预定电压值时，高侧低压检测电路UVLOh将复位输入(R)给到SR锁存电路SRLT。因此，高侧开关SWh被固定在关断状态，直到启动电源电压VB的值达到所述预定电压值。
电平移位电路LSC包括两个NMOS晶体管NM1、MN2和两个电阻R1、R2。在本实施例中，NMOS晶体管(第三和第四晶体管)MN1和MN2在以下简称为电平移位MOS。对于电平移位MOS(第三晶体管)MN1，源极与参考电压COM结合并且漏极通过电阻R1与焊盘P4结合。对于电平移位MOS(第四晶体管)MN2，源极与参考电压COM结合并且漏极通过电阻R2与焊盘P4结合。如上所述，启动电源电压VB被施加在电平移位MOS(MN1、MN2)的源极和漏极之间，以参考电压COM作为参考。出于这个原因，电平移位MOS(MN1、MN2)是高耐压元件是必要的。
通过允许预定脉冲电流响应于置位信号ST而流过电阻R2，电平移位MOS(MN2)将置位信号ST的电压电平转换为适合SR锁存电路SRLT的置位输入(S)的电压电平。类似地，通过允许预定脉冲电流响应于复位信号RT而流过电阻R1，电平移位MOS(MN1)将复位信号RT的电压转换为适合SR锁存电路SRLT的复位输入(S)的电压电平。以这种方式，电平移位电路LSC具有将以参考COM作为参考的信号转换为以浮动电压作为参考的信号的功能。
低侧驱动单元LSU包括低侧驱动器DVl和低侧低压检测电路UVLOl。这些电路以参考电压COM作为参考地以电源电压VCC来操作。低侧驱动器DVl配置有以低侧低压检测电路UVLOl的输出信号作为输入的CMOS反相器等。低侧驱动器DVl输出低侧输出信号LO到焊盘P7以驱动低侧开关SWl内的低侧晶体管。
当以参考电压COM作为参考的电源电压VCC的值没有达到预定电压值时，低侧低压检测电路UVLOl通过低侧驱动器DVl控制低侧输出信号LO到参考电压COM电平。结果，低侧开关SWl被固定在关断状态直到电源电压VCC的值达到预定电压值。此外，当电源电压VCC的值没有达到预定电压值时，低侧低压检测电路UVLOl发送通知到脉冲产生电路PGEN。接到该通知后，脉冲产生电路PGEN至少停止产生置位信号ST，因此，高侧开关SWh也被固定在关断状态直到电源电压VCC的值达到预定电压值。注意，当电源电压VCC的值达到预定电压值时，低侧低电压检测电路UVLOl输出延迟电路LDY的输出信号到低侧驱动器DVl。
自举电路BSC包括两个NMOS晶体管MNb和MNs以及比较器电路CMP。NMOS晶体管(第一晶体管)MNb设置在焊盘(第一电源端子)P1和焊盘(第二电源端子)P4之间。NMOS晶体管(第二晶体管)MNs设置在焊盘(第二电源端子)P4和感测节点Ns之间。NMOS晶体管MnS由电源电压(第一电源电压)VCC来驱动。在本实施例中，NMOS晶体管(第一晶体管)MNb在以下称为启动MOS，而NMOS晶体管(第二晶体管)MNs在以下称为感测MOS。
对于启动MOS(MNb)，源极(S)与焊盘(第一电源端子)P1结合，漏极(D)与焊盘(第二电源端子)P4结合。对于感测MOS(MNs)，源极(S)与感测节点Ns结合，漏极(D)与焊盘(第二电源端子)P4结合。启动MOS(MNb)具有相当于一般自举电路具有的自举二极管的功能。以这种方式，电源电压VCC和启动电源电压VB之间的电势差被施加到启动MOS(MNb)在源极和漏极之间。出于这个原因，启动MOS(MNb)应该是高耐压元件。此外，类似的电势差也被施加到感测MOS(MNs)，使得感测MOS(MNs)也应该是高耐压元件。
比较器电路CMP以参考电压COM作为参考地以电源电压(第一电源电压)VCC来操作。当感测节点Ns的感测电压Vsen低于电源电压VCC时，比较器电路CMP驱动启动MOS(第一晶体管)MNb导通。另一方面，当感测电压Vsen高于电源电压VCC时，比较器电路CMP驱动启动MOS(第一晶体管)MNb关断。
这里，启动MOS(第一晶体管)MNb优选使用耗尽型结构。以这种方式，可以通过来自比较器电路CMP的电源电压VCC电平的输出驱动启动MOS(MNb)导通。同时，可以将启动MOS(MNb)的电源电压电平VCC从源极(S)传输到漏极(D)。换句话说，在正向方向上的电压损失可以降低到比使用一般的自举二极管的情况低的水平。此外，优选地，感测MOS(第二晶体管)MNs也使用耗尽型结构。以这种方式，可以在使用电源电压VCC作为感知MOS(MNs)的栅极电压同时，将超过电源电压VCC的电压从漏极(D)传输到源极(S)。
图2是示出图1所示的半导体装置中的比较器电路的配置的例子的电路图。图2所示的比较器电路CMP包括NMOS晶体管MN10至MN13，以及PMOS晶体管MP10、MP11和MP13。NMOS晶体管MN10至MN12以及PMOS晶体管MP10和MP11配置了差分放大器电路。NMOS晶体管MN13和PMOS晶体管MP13配置了源极接地的放大器电路。
NMOS晶体管MN10和MN11被共同耦接以形成差分放大器电路的差分输入部分。电源电压VCC被输入到NMOS晶体管MN10的栅极，并且感测电压Vsen被输入到NMOS晶体管MN11的栅极。然后，从NMOS晶体管MN10的漏极产生差分放大器电路的输出信号。
NMOS晶体管MN12设置在NMOS晶体管MN10、MN11的源极和参考电压COM之间。NMOS晶体管MN12的栅极与固定电压Vref结合以作为差分放大器电路的尾电流源。PMOS晶体管MP10、MP11设置在NMOS晶体管MN10、MN11的漏极与电源电压VCC之间。PMOS晶体管MP10和MP11的栅极被共同耦接。然后，PMOS晶体管MP11的栅极和漏极被结合以作为差分放大器电路的负载电流源。
NMOS晶体管MN13设置在PMOS晶体管MP13的漏极与参考电压COM之间，并且它的栅极与固定电压Vref结合，以作为源接地的放大器电路的负载电流源。PMOS晶体管MP13的源极与电源电压VCC结合。当差分放大器电路的输出信号在栅极处被接收到时，PMOS晶体管MP13从漏极产生比较器电路的输出信号CMPout。启动MOS(MNb)被输出信号CMPout驱动导通或关断。
如上所述，比较器电路CMP可以配置有以电源电压VCC操作的电压比较器电路等。构成比较器电路CMP的每个MOS晶体管(MN10至MN13、MP10、MP11和MP13)以增强型MOS晶体管构成。这里，描述增强类型和耗尽型之间的差别。
在增强型MOS晶体管的情况下，当栅极-源极电压为0V时不形成沟道，并且即使在源极和漏极之间有电位差也基本上没有电流流动。另一方面，在耗尽型MOS晶体管的情况下，沟道是通过对栅极下的半导体表面掺杂预先形成的，使得只要源极和漏极之间有电位差电流就流动，即使栅极-源极电压为0V。例如，NMOS晶体管MN11(作为增强型MOS晶体管的例子)与耗尽型的感测MOS(MNs)相比。当每个MOS晶体管的栅极-源极电压为0V并且MOS晶体管的源极-漏极电压相同时，感测MOS(MNs)的源极-漏极电流大于NMOS晶体管MN11的源极-漏极电流。
<驱动电路的示意性电路操作>
图3是示出图1所示的半导体装置中的主要部分的示意性操作的例子的波形图。这里，为了方便起见，假设高侧输入信号HIN和低侧输入信号LIN以互补的方式输入来描述操作。高侧输入信号HIN和低侧输入信号LIN，例如，以L电平为参考电压COM而H电平为高电势侧电压VH(例如，5V等)的方式变化。
首先，在t＝t1，高侧输入信号变到L电平(而低侧输入信号变到H电平)。以这种方式，低侧开关SWl被驱动导通(而高侧开关SWh被驱动关断)。然后，浮动电压VS与参考电压COM相结合。在这种情况下，一般来说，启动电源电压VB高于参考电压(0V)COM并且低于电源电压(例如，15V等)VCC。
这里，在自举电路BSC中，耗尽型感测MOS(MNs)可以将启动电源电压VB传输到感测节点Ns，直到启动电源电压VB超过“电源电压VCC+Vsup”，其中Vsup是与耗尽类型相关联的上电压(upvoltage)。换句话说，当启动电源电压VB低于“电源电压VCC+Vsup”时，感测节点Ns的感测电压Vsen等于启动电源电压VB。
在t＝t1中，感测电压Vsen(和启动电源电压VB)低于电源电压VCC，使得耗尽型启动MOS(MNb)被控制为导通。因此，自举电容器CB被充电，并且启动电源电压VB(和感测电压Vsen)上升到电源电压VCC。然后，在t＝t2，当启动电源电压VB(和感测电压Vsen)达到电源电压VCC时，自举电容器CB的充电被停止。
之后，在t＝t3中，高侧输入信号HIN变到H电平(而低侧输入信号LIN变到L电平)。以这种方式，高侧开关SWh被驱动导通(而低侧开关SWl被驱动关断)，并且浮动电压VS与输入电源电压(例如，600V等)VIN相结合。因此，启动电源电压VB通过被以电源电压VCC充电的自举电容器CB上升到“输入电源电压VIN+电源电压VCC”。
此外，在t＝t3中，当启动电源电压VB升高时，感测电压Vsen(和启动电源电压VB)高于电源电压VCC。出于这个原因，启动MOS(NMb)被控制为关断。注意，启动电源电压VB上升到“输入电源电压VIN+电源电压VCC”，并且在这个过程中，感测电压Vsen被控制到“电源电压VCC+Vsup”。
在t＝t3中，当高侧开关SWh被驱动导通时，其驱动电源由自举电容器CB来提供。出于这个原因，通过自举电容器CB保持的电压随着时间流逝而减小。结果，在t＝t4中，当高侧输入信号HIN再次变到L电平时(而低侧输入信号变到H电平)，对于自举电容器CB保持的电压的减小量，启动电源电压VB相应减小到低于电源电压VCC的电平。响应于此，执行与在t＝t1中相同的操作。
如上所述，通过提供耗尽型感测MOS(第二晶体管)MNs，可以在不超过“电源电压VCC+Vsup”的范围内输入启动电源电压VB到比较器电路CMP。因此，比较器电路CMP可被以低耐压元件配置。换句话说，例如，如果不设置感测MOS(第二晶体管)NMs，则启动电源电压VB被直接输入到比较器电路CMP，要求比较器被配置有高耐压装置。
<感测MOS的特性>
图4是示出图1所示的半导体装置中的感测MOS的电特性的例子的视图。如图4所示，耗尽型感测MOS(MNs)具有这样的特性：在漏极电压(即，启动电源电压VB)不超过“栅极电压Vg+Vsup”的范围内，源极电压(即，感测电压Vsen)等于漏极电压(VB)。另一方面，感测MOS(MNs)具有这样的特性：在漏极电压(VB)超过“栅极电压Vg+Vsup”的范围内，源极电压(Vsen)被钳制到“栅极电压Vg+Vsup”。
这里，当上电压Vsup增大时，对于增加量，可以保证比较器电路CMP的操作裕量。换句话说，当上电压Vsup小时，输入裕量被减小，如图3的t3至t4所示，此时比较器比较电源电压VCC与“电源电压VCC+Vsup”并驱动启动MOS(MNb)到关断电平，并且有可能出现故障的风险。另一方面，如果上电压Vsup增加，对于增加的量，比较器电路CMP的最大输入电压被增加。结果，比较器电路CMP的耐受电压(例如，NMOS晶体管MN11的栅极耐受电压)的裕量被减小。因此，优选地，上电压Vsup被设置为在不超过比较器电路CMP的耐受电压的范围内尽可能大的值。
<驱动器IC的示意性布局配置>
图5是示出图1所示的半导体装置中的示意性布局配置的例子的平面视图。图5所示的半导体装置(驱动器IC)DVIC1配置有单个半导体芯片。在半导体芯片上形成终止区AR_TRMBK、低压区(第一区)AR_LVBK和高压区(第二区)AR_HVBK。终止区AR_TRMBK具有环状形状，这是用来分离和结合以电源电压VCC操作的电路和以启动电源电压VB操作的电路的区域。
图1的终端单元TRMBK所示的每个电路形成在在终止区AR_TRMBK中。更具体地，终止区AR_TRMBK设置有电平移位MOS(第三晶体管)MN1的区域AR_MN1、电平移位MOS(第四晶体管)MN2的区域AR_MN2、启动MOS(MNb)的区域AR_MNb、以及感测MOS(MNs)的区域AR_NMs。以这样的方式，在终止区域AR_TRMBK中形成具有源极和漏极之间的例如150V或更大(优选300V或更大)的耐压的晶体管。
低电压区(第一区)AR_LVBK设置终止区域AR_TRMBK外，其中形成了以参考电压作为参考地以电源电压(第一电源电压)VCC操作的电路。更具体地，在低功率区域AR_LVBK中形成输入信号处理单元LGC、低侧驱动单元LSU和自举电路BSC中的比较器电路CMP(如图1所示)。
高电压区(第二区)AR_HVBK设置在在终止区域AR_TRMBK内，其中形成了以浮动电压VS作为参考地以启动电源电压(第二电源电压)操作的电路。更具体地，如在图1中的高压电路单元HVBK中所示，高侧驱动单元HSU和在电平移位电路LSC内的电阻R1、R2形成在高电压区域AR_HVBK中。
图6是示出图5中的终止区的详细布局配置的例子的平面视图。终止区域AR_TRMBK具有环状形状。例如，分离层IDF(其是p型半导体区)设置在环的外周界上。此外，分离层IDF被设置以围绕电平移位MOS(MN1)的区域AR_MN1以及电平移位MOS的区域AR_MN2。
在环的外周界和内周界之间的内部区域中，形成有两个场板FP1和FP2、电平移位MOS(MN1，MN2)的栅极层GT(MN1)和GT(MN2)、启动MOS(MNb)的栅极层GT(MN2)、以及感测MOS(MNs)的栅极层GT(MNs)。每个场板FP1、FP2以及每个栅极层GT(MN1)、GT(MN2)、GT(MNb)和GT(MNs)由例如多晶硅等形成。
场板FP1形成在环的内部区域的两个等分的部分中的一个区域中，并且场板FP2在形成在另一个区域中。每个场板FP1和PF2沿着周界方向延伸，从内周界侧延伸到外周界侧(或从外周界侧到内周界侧)而在边界线DD返回。每个栅极层GT(MN1)、GT(MN2)、GT(MNb)和GT(MNs)被设置以在最外层的场板FP1、FP2和分离层IDF之间的环的周界方向延伸。
场板FP1在环的最内周界处与电平移位MOS(MN1)的漏极电极DE(MN1)结合。然后，场板FP1通过在环的最外周界处的金属线ML1与分离层IDF结合。类似地，场板FP2在环的最内周界上与电平移位MOS(MN2)的漏极电极DE(MN2)结合。然后，场板FP2通过在环的最外周界处的金属线ML2与分离层IDF结合。
如上所述，通过在终止区域AR_TRMBK不仅形成电平移位MOS(MN1，MN2)，也形成启动MOS(MNb)和感测MOS(MNs)，可以配置图1的驱动ID(DVIC1)而不增加半导体芯片的面积。
这里，从栅极层GT(MNb)和GT(MNs)的布置可以看出，每个启动MOS(MNb)和感测MOS(MNs)以这样的方式形成：终止区域AR_TRMBK的环的周界方向是栅极宽度。启动MOS(第一晶体管)MNb的栅极宽度的(即，栅极层GT(MNb)的布线长度)大于感测MOS(第二晶体管)MNs的栅极宽度(即，栅极层GT(MNs)的布线长度)。如图1和3所描述的，启动MOS(MNb)优选具有低电阻，因为需要对自举电容器CB充电。另一方面，感测MOS(MNs)的电阻可以具有比启动MOS(MNb)较高的电阻，因为几乎没有电流流过感测MOS(MNs)。由于这个原因，提供如图6所示的栅极宽度的差异是有用的。
此外，启动MOS(第一晶体管)MNb形成在电平移位MOS(第三晶体管)MN1的区域AR_MN1和电平移位MOS(第四晶体管)MN2的区域AR_MN2之间的区域中，该区域在环的周界方向上的距离较长的一侧上。另一方面，感测MOS(第二晶体管)MNs形成在区域AR_MN1和区域AR_MN2之间的区域中，该该区域在环的周界方向上的距离较短的一侧上。以这种方式，可以提供上述的栅极宽度的差异，因此可以以提高布局的效率，这将参考图7详细描述。
<感测MOS和启动MOS装置结构>
图7是示出图6的A-A’或B-B’结构的例子的截面图。在图7中，在p型半导体衬底SUB上设置n-型外延层EPI。外延层EPI被从主面(即，装置形成表面)侧延伸以耦接到半导体衬底SUB的p型分离层IDF分开。被分开的外延层EPI的一部分是与参考图6描述的环的内部区域相对应的漂移层LDR。
在分离层IDF的主表面侧上，设置有杂质浓度高于p型的杂质浓度的p+型扩散层DF1。扩散层DF1与由接触层和金属层形成的分离电极IE结合。在接近分离层IDF的位置处的漂移层LDR的主表面侧，设置有杂质浓度高于n-型的n+型源极扩散层SO。源极扩散层SO与由接触层和金属层形成的源极电极SE结合。
在邻近源极扩散层SO的位置处的漂移层LDR上，以栅极绝缘膜GOX***其间的方式设置多晶硅等的栅极层GT。在漂移层LDR中的栅绝缘膜GOX的正下方的区域是沟道区。栅极层GT与由接触层和金属层形成的栅极电极GE结合。在远离分离层IDF的位置处的漂移层LDR的主表面上设置有n+型漏极扩散层DR。漏极扩散层DR与由接触层和金属层形成的漏极电极结合。漏极电极DE、栅极电极GE、源极电极SE和分离电极IE相应地被层间绝缘膜ISL分离。
在漏极扩散层DR与沟道区之间的位置处的漂移层LDR的主表面侧上设置有装置分离绝缘膜EIS。如图6中所示，多晶硅等的场板FP设置在装置分离绝缘膜EIS上。在源极扩散层SO下的位置处在半导体衬底上设置p型嵌入式分离层BIDF。嵌入式分离层BiDF以这样的方式来设置：它被耦接到半导体衬底SUB和分离层IDF。在漏极扩散层DR下的位置处在半导体衬底SUB和漂移层LDR之间设置n+型嵌入式扩散层BDF。嵌入式扩散层BDF延伸遍及图6所示的高压区域AR_HVBK，并且具有电隔离半导体衬底和高电压AR_HVBK的作用。
通过采用这样的结构，可以获得耗尽型高耐压NMOS晶体管。这里，当NMOS晶体管被控制为关断时，在嵌入式分离层BIDF和漂移层LDR之间形成的耗尽层被耦接到沟道区中形成的耗尽层。结果，电流路径被阻塞。此时，嵌入式分离层BIDF的设置有利于容易地在源极扩散层的较低侧上阻塞电流路径。注意，可以例如以沟道区中的杂质浓度、分离层BIDF的大小或其他因素作为参数来执行图4所示的上电压Vsup的调整。
此外，与图6中的线A-A’对应的感测MOS(MNs)和与图6中的线B-B’对应的启动MOS(MNb)可以使用图7的结构。在感测MOS(MNs)的情况下，分离电极IE与参考电压COM结合，源极电极SE与在低电压区域AR_LVBK中形成的比较器电路CMP结合，并且栅极电极GE与电源电压VCC结合。而在启动MOS(MNb)的情况下，分离电极IE与参考电压COM结合，源极电极SE与电源电压VCC结合，并且栅极电极GE与比较器电路CMP结合。
这里，启动MOS(MNb)的源极电极SE的连接目标不同于感测MOS(MNs)的源极的连接目标。出于这个原因，需要分离源极扩散层SO。此时，如图5和6所示，采取通过相应的电平移位MOS(MN1，MN2)将启动MOS(MNb)和感测MOS(MNs)分离的布局是有用的。换句话说，源极扩散层SO的分离可以通过如图6所示使用围绕电平移位MOS(MN1，MN2)的分离层IDF来实现。以这种方式，可以提高布局的效率。
如上所述，优选地，启动MOS(MNb)和感测MOS(MNS)被布置为如图5和6所示，但本发明不限于这样的布置。例如，当用于分离源极扩散层SO区域被单独设置时，两个电平移位MOS(MN1，MN2)可以并排布置，启动MOS(MNb)和感测MOS(MNs)可以并排设置在该区域的其余部分中。
<感测MOS和启动MOS的装置结构(变型)>
图8是示出图6的A-A’或B-B’结构的例子的截面图，其与图7的配置例子不同。图8所示的结构与图7所示的结构的不同在于没有设置嵌入式分离层BIDF，p型分离层IDF在超出源极扩散层SO之外的栅极绝缘膜GOX下延伸，以及n型扩散层DF2设置在栅极绝缘膜GOX正下方。由于这种结构，源极扩散层SO被设置在隔离层IDF内。其它结构与图7的结构相同，这里省略了其详细描述。
n型中的杂质浓度高于n-型中的杂质浓度并且低于在n+型中的杂质浓度。扩散层DF2以这样的方式设置：源极扩散层SO和漂移层LDR在p型扩散层IDF和栅绝缘膜GOX之间结合。采用这样的结构，也可以获得耗尽型高耐受电压NMOS晶体管。可以例如以扩散层DF2的杂质浓度作为参数来执行上电压Vsup的调整。
<电平移位MOS的装置结构>
图9是示出图6的C-C’结构的例子的截面图。图9所示的电平移位MOS(MN1，MN2)的结构的例子与图8的结构例子的不同在于：没有设置扩散层DF2，以及分离层IDF设置在漏极电极DE的旁边，如图6所示。此外，区别还在于：分离电极IE和源极电极SE共同成为源极电极SE，以及场板FP的端部耦接到漏极电极DE，如图6所示。其它结构与图8的结构相同，这里省略了其详细描述。
漏极电极DE旁边的分离层IDF从主表面侧延伸以耦接到半导体衬底SUB，与分离层IDF在源极电极SE(分离电极IE)的一侧的情况类似。然后，被两个分离层IDF分离的外延层EPI作为漂移层LDR。嵌入式扩散层BDF设置在外延层EPI中(而不是在漂移层LDR中)在面对漂移层LDR的一侧上，而分离层IDF插在漏极电极的一侧上。
源极电极SE与参考电压COM结合。栅极电极GE与图5中的低压区域AR_LVBK中形成的脉冲产生电路PGEN结合。然后，漏极电极DE与在图5中的高压区域AR_HVBK中形成的电阻R1和R2以及高侧驱动单元HSU结合。各电平移位MOS(MN1，MN2)的漏极电压被独立地控制。因此，每个区域AR_MN1和AR_MN2被分离层IDF围绕，如图6所示。不同于上面所描述的启动MOS(MNb)和感测MOS(MNs)，电平移位MOS(MN1，MN2)被以增强型NMOS晶体管配置。换句话说，电平移位MOS(MN1，MN2)以在图9中的栅绝缘膜GOX正下方的p型分离层IDF作为沟道区来操作。
这里，图9所示的场板FP耦接到在靠近图6所述的漏极电极DE的一侧上的漏极电极。此外，尽管在图9中未示出，然而场板FP耦接到在靠近源极电极SE的一侧上的分离层IDF(即，参考电压COM)。因此，场板FP的电压逐渐降低。通过提供这样的电压梯度，可以获得在漂移层LDR中形成的耗尽层的均匀扩展等。
此外，在上面所描述的图6的例子中，两个场板FP1和FP2以这样的方式设置：场板FP1的一端耦接到电平移位MOS(MN1)的漏极电极DE，场板FP2的一端耦接到电平移位MOS(MN2)的漏极电极DE。以这样的方式，在围绕电平移位MOS(MN1)的分离层IDF中，可以防止出现以场板FP1作为栅极、电平移位MOS(MN1)的漂移层LDR作为源极、以及启动MOS(MNb)或感测MOS(MNs)的漂移层LDR作为漏极的寄生MOS。类似地，在围绕电平移位MOS(MN2)的分离层IDF中，也可以防止以场板FP2作为栅极的寄生MOS的出现。
<第一个实施例的典型效果等>
如上所述，典型地通过使用第一个实施例的半导体装置，可以将与自举二极管相同的功能融入半导体装置，同时抑制半导体装置(驱动器IC(DVIC1))的电路面积的增加。因此，可以获得包括电子***等的半导体装置尺寸、成本等的降低。
更具体地，这种的效果可以通过在图5和6所示在终止区域AR_TRMBK中形成感测MOS(MNs)和启动MOS(MNb)来获得。此外，这样的效果也可以通过对于感测MOS(MNs)使用耗尽型高耐受电压NMOS晶体管来获得。换句话说，例如，通过使用耗尽型高耐受电压NMOS晶体管，不需要使用升压电路等来产生诸如专利文件1中所示的“2×电源电压”。
第二实施例
<电子***的示意性电路配置>
图10是示出根据本发明第二实施例的电子***中的示意性配置的例子的电路框图。图10中所示的电子***(例如，三相逆变器***)，包括配置有单个封装的功率控制装置、作为功率控制装置的外部部件的三个自举电容器CB[1]至CB[3]、以及负载电路LOD。负载电路LOD可以是，例如，在变频空调中使用的电机MT等，然而不限于此。电机MT由使用150V或更大(更特别地，例如，约400V)的外部电源电压的三相桥式逆变器来驱动。
功率控制装置PKG包括多个外部引脚PN1至PN17。此外，功率控制装置PKG在其封装内包括驱动IC(半导体装置)DVIC2、三个高侧晶体管TRh[1]至TRh[3]、三个低侧晶体管TRl[1]至TRl[3]、三个高侧二极管Dh[1]至Dh[3]、以及三个低侧二极管Dl[1]至Dl[3]。每个晶体管(TRh[1]至TRh[3]，TRl[1]至TRl[3])例如是IGBT等。每个二极管(Dh[1]至Dh[3]，Dl[1]至Dl[3])是飞轮二极管。
外部引脚(第三电源端子)PN1与数百V(例如，400V等)的外部电源电压(第三电源电压)VIN结合。外部引脚(第一电源端子)PN2与电源电压(第二电源电压)VCC结合。三相(U，V，W)的输入信号的U相高侧输入信号HINu被输入到外部引脚PN3。U相低侧输入信号LINu被输入到外部引脚PN4。
外部引脚(第二电源端子)PN5与启动电源电压(第二电源电压)VB[1]结合。外部引脚(负载驱动端子)PN6与浮动电压VS[1]结合。同时，外部引脚(负载驱动端子)PN6也与负载电路LOD结合，并输出U相负载驱动信号到负载电路LOD。外部引脚(参考端子)PN7与参考电压COM结合。
外部引脚PN8至PN12是用于V相的外部引脚，与每个用于U相的外部引脚PN3至PN6分别对应。类似地，外部引脚PN13至PN17是用于W相的外部引脚，与每个用于U相的外部引脚PN3至PN6分别对应。注意，外部引脚(第三电源端子)PN1和外部引脚(第一电源端子)PN2被共同用在U、V和W相中。
简要地说明，V相高侧输入信号HIHv和V相低侧输入信号LINv分别被输入到外部引脚PN8和PN9。外部引脚PN10和PN12分别与启动电源电压VB[2]和参考电压COM结合。外部引脚PN11与浮动电压VS[2]结合，并输出V相负载驱动信号OUTv到负载电路LOD。
类似地，W相高侧输入信号HINw和W相低侧输入信号LINw分别被输入到外部引脚PN13和PN14。外部引脚PN15和PN17分别与启动电源电压VB[3]和参考电压COM结合。外部引脚PN16与浮动电压VS[3]结合，并输出W相负载驱动信号OUTw到负载电路LOD。
自举电容器CB[1]设置在外部引脚(第二电源端子)PN5和外部引脚(负载驱动电路)PN6之间。自举电容器CB[2]设置在外部引脚(第二电源端子)PN10和外部引脚(负载驱动端子)PN11之间。自举电容器CB[3]设置在外部引脚(第二电源端子)PN15和外部引脚(负载驱动端子)PN16之间。
构成用于U相的高侧开关的高侧晶体管TRh[1]和高侧二极管Dh[1]设置在外部引脚(第三电源端子)PN1和外部引脚(负载驱动端子)PN6之间。构成用于U相的低侧开关的低侧晶体管TRl[1]和低侧二极管Dl[1]设置在外部引脚(负载驱动端子)PN6和外部引脚(参考端子)PN7之间。
构成用于V相的高侧开关的高侧晶体管TRh[2]和高侧二极管Dh[2]设置在外部引脚(第三电源端子)PN1和外部引脚(负载驱动端子)PN11之间。构成用于V相的低侧开关的低侧晶体管TRl[2]和低侧二极管Dl[2]设置在外部引脚(负载驱动端子)PN11和外部引脚(参考端子)PN12之间。
构成用于W相的高侧开关的高侧晶体管TRh[3]和高侧二极管Dh[3]设置在外部引脚(第三电源端子)PN1和外部引脚(负载驱动端子)PN16之间。然后，构成用于W相的低侧开关的低侧晶体管TRl[3]和低侧二极管Dl[3]设置在外部引脚(负载驱动端子)PN16和外部引脚(参考端子)PN17之间。
驱动器IC(半导体装置)DVIC2具有包括三组的在图1所示的驱动器IC(DVIC1)内的每个电路块的配置。换句话说，驱动器IC(DVIC2)包括下列的作为用于U相的电路块：高侧驱动单元HSU[1]、低侧驱动单元LSU[1]、电平移位电路LSC[1]、输入信号处理单元LGC[1]和自举电路BSC[1]。
此外，驱动器IC(DVIC2)包括下列的作为用于V相的电路块：高侧驱动单元HSU[2]、低侧驱动单元LSU[2]、电平移位电路LSC[2]、输入信号处理单元LGC[2]和自举电路BSC[2]。类似地，驱动器IC(DVIC2)包括下列的作为用于W相的电路块：高侧驱动单元HSU[3]、低侧驱动单元LSU[3]、电平移位电路LSC[3]、输入信号处理单元LGC[3]和自举电路BSC[3]。
例如，在用于U相的电路块中，图1中所示的焊盘P2、P3、P4、P6和P8分别与外部引脚PN3、PN4、PN5、PN6和PN7结合。图5中所示的焊盘P5与高侧晶体管TRh[1]的栅极结合,并输出U相高侧输出信号HO[1]。图7中所示的焊盘P7与低侧晶体管TRl[1]结合，并输出U相低侧输出信号LO[1]。
类似地，在用于V和W相的电路块中，每个焊盘与相应的外部引脚以及相应的晶体管的栅极结合。例如，在用于V相的电路块中，焊盘P5与高侧晶体管TRh[2]的栅极结合，并输出V相高侧输出信号HO[2]。焊盘P7与低侧晶体管TRl[2]的栅极结合，并输出V相低侧输出信号LO[2]。
类似地，在用于W相的电路块中，焊盘P5与高侧晶体管TRh[3]的栅极结合，并输出W相高侧输出信号HO[3]。焊盘P7与低侧晶体管TRl[3]的栅极结合，输出W相低侧输出信号LO[3]。注意，如图1所示的与电源电压(第一电源电压)VCC结合的焊盘(第一电源端子)P1与外部引脚(第一电源端子)PN2结合，并且在驱动器IC(DVIC2)内被共同用在用于U、V和W相的每个电路块中。
<驱动器IC(应用)的示意性布局配置>
图11示出图10的电子***中的驱动器IC的示意性布局配置的例子的平面视图。图11所示的驱动器IC(半导体装置)DVIC2被配置有单个半导体芯片，其中三个如图5所示的每个区域(终止区域AR_TRMBK、低电压区(第一区)AR_LVBK和高电压区(第二区)AR_HVBK)分别设置在半导体芯片中。尽管没有特别的限制，但是在图11的例子中，三个图5所示的终止区域AR_TRMBK在第一方向被并排布置，并且三个低电压区(第一区)AR_LVBK也在第一方向被并排设置。
图10中所描述的用于U相的电路块形成在终止区域AR_TRMBK[1]、低电压区域AR_LVBK[1]和高电压区域AR_HVBK[1]中。图10所述的用于V相的电路块形成在终止区域AR_TRMBK[2]、低电压区域AR_LVBK[2]和高电压区域AR_HVBK[2]中。然后，图10所述的用于W相的电路块形成在终止区域AR_TRMBK[3]、低电压区域AR_LVBK[3]和高电压区域AR_HVBK[3]中。
<功率控制装置的示意性封装配置>
图12是示出图10所示的电子***中的功率控制装置的示意性封装配置的例子的平面视图。图12所示的功率控制装置PKG包括布线基板PCB(诸如例如环氧树脂玻璃基板)、引线框架LF、和与图10所示的每个外部引脚PN1至PN17对应的多个引线LD。所有的组件都被诸如环氧树脂的密封材料密封。
驱动器IC(半导体装置)DVIC2被安装在布线基板PCB上。在图12的例子中，设置了四个引线框架LF(称为LF1至LF4)。引线框架LF1被和与外部电源电压VIN结合的外部引脚PN1集成。此外，三个高侧晶体管TRh[1]至TRh[3]以及三个高侧二极管Dh[1]至Dh[3]被安装在引线框架LF1上。
引线框架LF2被集成到输出U相负载驱动信号OUTu结合的外部引脚PN6(引线LD)。低侧晶体管TRl[1]和低侧二极管Dl[1]被安装在引线框LF2上。引线框架LF3被集成到输出V相负载驱动信号OUTv的外部引脚PN11(引线LD)。低侧晶体管TRl[2]和低侧二极管Dl[2]被安装在引线框架LF3上。引线框架LF4被集成到输出W相负载驱动信号OUTw的外部引脚PN16(引线LD)。低侧晶体管TRl[3]和低侧二极管Dl[3]被安装在引线框架LF4上。
三个高侧晶体管TRh[1]至TRh[3]中的每一个和三个低侧晶体管TRl[1]至TRl[3]中的每一个具有垂直器件结构，其中源极电极和栅极电极设置在表面上，以引线框架LF的安装面(即，后表面)作为漏极电极。此外，三个高侧二极管Dh[1]至Dh[3]中的每一个和三个低侧二极管Dl[1]至Dl[3]中的每一个具有垂直装置结构，其中阳极电极设置在表面上，以引线框架LF的安装面(即，后表面)作为阴极电极。
高侧晶体管TRh[1]的源极电极、高侧二极管Dh[1]的阳极电极，以及外部引脚PN6通过接合线BW3相互结合。类似地，高侧晶体管TRh[2]的源极电极、高侧二极管Dh[2]的阳极电极、以及外部引脚PN11通过接合线BW3相互结合。然后，高侧晶体管TRh[3]的源极电极、高侧二极管Dh[3]的阳极电极、以及外部引脚PN16通过接合线BW3相互结合。
此外，低侧晶体管TRl[1]的源极电极、低侧二极管Dl[1]的阳极电极、以及与参考电压COM结合的外部引脚PN7通过接合线BW3相互结合。类似地，低侧晶体管TRl[2]的源极电极、低侧二极管Dl[2]的阳极电极、以及与参考电压COM结合的外部引脚PN12通过接合线BW3相互结合。然后，低侧晶体管TRl[3]的源极电极、低侧二极管Dl[3]的阳极电极、以及与参考电压COM结合的外部引脚PN17通过键合线BW3相互结合。
同时，在布线基板上形成六个信号线LN以分别传输用于U、V和W的高侧输出信号HO[1]至HO[3]和低侧输出信号LO[1]至LO[3]。此外，输出高侧输出信号HO[1]至HO[3]的三个焊盘(对应于图1所示的焊盘P5)、以及输出低侧输出信号LO[1]至LO[3]的三个焊盘(对应于图1所示的焊盘P7)被布置在驱动器IC(DVIC2)的表面。六个焊盘中的每一个与六个信号线LN中的每一个的一端分别通过接合线BW1结合。此外，六个信号线LN中的每一个的另一端与三个高侧晶体管TRh[1]至TRh[3]中的每一个的栅极电极以及三个低侧晶体管TRl[1]和RTl[3]中的每一个分别通过接合线BW2结合。
此外，尽管未显示，但是布置在驱动器IC(DVIC2)的表面上的其他焊盘与包括在功率控制装置PKG中的其他外部引脚(PN2、3至5、8至10以及13至15)通过接合线和在布线基板PCB上的线结合，或者直接通过接合线结合。如上所述，布线基板PCB的使用便于，例如，用于接合线等的配置空间的分配。
<第二实施例的典型效果等>
如上所述，通过使用根据第二实施例的驱动器IC(半导体装置)DVIC2和功率控制装置PKG，除了在第一实施例中所描述的各种效果外，还可以获得功率控制装置以及包括功率控制装置的电子***的尺寸、成本等的进一步降低。更具体地，例如，当如传统的方法中那样使用自举二极管时，该二极管可以安装在图12的布线基板PCB上。
然而，在这种情况下，分配给上述的布线基板上的布线的区域被减少，由于布线的灵活性的降低，因此接合线的布置空间的分配可能是困难的。此外，功率控制装置PKG和电子***的成本可能会由于二极管的安装而增加。随着由功率控制装置PKG控制的高侧和低侧晶体管的数量(在图10的例子中的6个)的增加，这样的问题变得更加显著。
另一方面，当使用第二实施例的方法(其中，驱动器IC(半导体装置)DVIC2具有与自举二极管相同的功能)时，可以增加在布线基板上布线的灵活性，并且由于没有安装二极管而降低成本。此外，如在第一实施例中描述的，与自举二极管相同的功能可以被并入驱动器IC(DVIC2)中，同时抑制电路面积的增加，从而可以减小驱动器IC(DVIC2)的芯片尺寸。因此，可以获得在布线基板PCB上的布线的灵活性的进一步增加。
注意，图10举例说明了实现三相桥式逆变器的功率控制的功率控制装置和半导体装置。然而，本实施例的方法并不限于这个例子，也可适于用于实现三相桥式逆变器(即，一对高侧和低侧晶体管)的装置、用于实现配置有两对高侧和低侧晶体管的单相桥式逆变器的功率控制的装置等。同样在这种情况下，可以获得相同的效果。然而，如上所述，在根据本实施例的方法中，随着由一个半导体装置和由一个功率控制装置控制的高侧和低侧晶体管的数量的增加，可以获得更有用的效果。
在前面，已经基于实施例具体描述了由本发明人做出的本发明。但是，不用说，本发明不限于上述实施例，并且可以在本发明的范围内做出各种修改和变更。例如，已经详细描述了以清楚地解释本发明，并且上述实施例并不必然限于具有在示例性实施例中描述的所有配置的那些实施例。此外，一个实施例的配置的一部分可以用另一个实施例的配置来替换，并且可以在一个实施例的配置中可以添加另一个实施例的配置。此外，对于每个实施例的配置的一部分，可以做出另一个配置的添加、删除和替换。

Claims (16)

1.一种配置有单个半导体芯片的半导体装置，包括：
具有环状形状的终止区；
设置在所述终止区外的第一区，其中形成了电路来以参考电压作为参考地以第一电源电压操作；和
设置在所述终止区内的第二区，其中形成了电路来以浮动电压作为参考地以第二电源电压操作；
其中所述半导体装置包括：
高侧驱动器，形成在所述第二区中以驱动设置在所述半导体装置外的高侧晶体管；
电平移位电路，用于将以参考电压作为参考的信号转换为以浮动电压作为参考的信号，并输出到所述第二区；
第一晶体管，形成在所述终止区中在与所述第一电源电压结合的第一电源端子和与所述第二电源电压结合的第二电源端子之间的位置处；
第二晶体管，形成在所述终止区中在所述第二电源端子和感测节点之间的位置处，并由所述第一电源电压驱动；和
比较器电路，形成在所述第一区中，在所述感测节点的电压低于所述第一电源电压时驱动所述第一晶体管导通，而在所述感测节点的电压高于所述第一电源电压时驱动所述第一晶体管关断，
其中所述第一晶体管对设置在所述半导体装置外的在所述第二电源端子和与所述浮动电压结合的端子之间的位置处的电容器充电，
其中所述第二晶体管是耗尽型晶体管。
2.根据权利要求1的半导体装置，
其中所述第一晶体管和所述第二晶体管中的每一个是以所述环的周界方向作为栅极宽度形成的，
其中所述第一晶体管的栅极宽度大于所述第二晶体管的栅极宽度。
3.根据权利要求2的半导体装置，
其中所述电平移位电路包括形成在所述终止区中的第三晶体管和第四晶体管，
其中所述第二晶体管形成在所述第三晶体管的区域和所述第四晶体管的区域之间的区域中，该区域在环的周界方向上的距离较短的一侧上，
其中所述第一晶体管形成在所述第三晶体管的区域和所述第四晶体管的区域之间的区域中，该区域在环的周界方向上的距离较长的一侧上。
4.根据权利要求1的半导体装置，
其中所述第一晶体管是耗尽型晶体管。
5.一种配置有单个封装的功率控制装置，包括：
参考端子，与参考电压结合；
第一电源端子，与第一电源电压结合；
第二电源端子，与第二电源电压结合；
第三电源端子，与电压值高于所述第一电源电压的第三电源电压结合；
负载驱动端子；
高侧晶体管，设置在所述第三电源端子和所述负载驱动端子之间；
低侧晶体管，设置在所述负载驱动端子和所述参考端子之间；和
半导体芯片，用于驱动所述高侧晶体管和所述低侧晶体管，
其中所述半导体芯片包括：
具有环状形状的终止区；
设置在所述终止区外的第一区，其中形成了电路来以参考电压作为参考地以第一电源电压操作；和
设置在所述终止区内的第二区，其中形成了电路来以所述负载驱动端子的电压作为参考地以第二电源电压操作；
其中所述半导体芯片包括：
低侧驱动器，形成在所述第一区中以驱动所述低侧晶体管；
电平移位电路，用于将在所述第一区中产生的以所述参考电压作为参考的信号转换为以所述负载驱动端子的电压作为参考的信号，并输出到所述第二区；
高侧驱动器，形成在所述第二区中以驱动所述高侧晶体管；
第一晶体管，形成在所述终止区中在所述第一电源端子和所述第二电源端子之间的位置处；
第二晶体管，形成在所述终止区中在所述第二电源端子和感测节点之间的位置处，由所述第一电源电压驱动；和
比较器电路，形成在所述第一区中，在所述感测节点的电压低于所述第一电源电压时驱动所述第一晶体管导通，而在所述感测节点的电压高于所述第一电源电压时驱动所述第一晶体管关断，
其中所述第一晶体管对设置在所述功率控制装置外的在所述第二电源端子和与所述负载驱动端子之间的位置处的电容器充电，
其中所述第二晶体管是耗尽型晶体管。
6.根据权利要求5的功率控制装置，
其中所述第一晶体管和所述第二晶体管中的每一个是以在所述终止区中的环的周界方向作为栅极宽度形成的，
其中所述第一晶体管的栅极宽度大于所述第二晶体管的栅极宽度。
7.根据权利要求6的功率控制装置，
其中所述电平移位电路包括形成在所述终止区中的第三晶体管和第四晶体管，
其中所述第二晶体管形成在所述第三晶体管的区域和所述第四晶体管的区域之间的区域中，该区域在环的周界方向上的距离较短的一侧上，
其中所述第一晶体管形成在所述第三晶体管的区域和所述第四晶体管的区域之间的区域中，该区域在环的周界方向上的距离较长的一侧上。
8.根据权利要求5的功率控制装置，
其中所述第一晶体管是耗尽型晶体管。
9.根据权利要求5的功率控制装置，
其中所述功率控制装置包括三组每一个所述第二电源端子、所述负载驱动端子、所述高侧晶体管和所述低侧晶体管，
其中三个高侧晶体管分别设置在所述第三电源端子和三个负载驱动端子中的每一个之间，
其中三个低侧晶体管分别设置在三个负载驱动端子中的每一个和所述参考端子之间，
其中所述半导体芯片设置有所述终止区、所述第一区和所述第二区中的每一个的三个区。
10.根据权利要求9的功率控制装置，还包括：
布线基板，所述半导体芯片安装在其上；和
接合线，用于分别结合三个高侧晶体管中的每一个和三个低侧晶体管中的每一个。
11.根据权利要求9的功率控制装置，
其中三个高侧晶体管中的每一个和三个低侧晶体管中的每一个是IGBT。
12.一种电子***，包括：
参考端子，与参考电压结合；
第一电源端子，与第一电源电压结合；
第二电源端子，与第二电源电压结合；
第三电源端子，与电压值高于所述第一电源电压的第三电源电压结合；
负载驱动端子；
高侧晶体管，设置在所述第三电源端子和所述负载驱动端子之间；
低侧晶体管，设置在所述负载驱动端子和所述参考端子之间；
电容器，设置在所述第二电源端子和所述负载驱动端子之间；
半导体芯片，用于驱动所述高侧晶体管和所述低侧晶体管；和
负载电路，与所述负载驱动端子结合；
其中所述半导体芯片包括：
具有环状形状的终止区；
设置在所述终止区外的第一区，其中形成了电路来以参考电压作为参考地以第一电源电压操作；和
设置在所述终止区内的第二区，其中形成了电路来以所述负载驱动端子的电压作为参考地以第二电源电压操作；
其中所述半导体芯片包括：
低侧驱动器，形成在所述第一区中以驱动所述低侧晶体管；
电平移位电路，用于将在所述第一区中产生的以所述参考电压作为参考的信号转换为以所述负载驱动端子的电压作为参考的信号，并输出到所述第二区；
高侧驱动器，形成在所述第二区中以驱动所述高侧晶体管；
第一晶体管，形成在所述终止区中在所述第一电源端子和所述第二电源端子之间的位置处；
第二晶体管，形成在所述终止区中在所述第二电源端子和感测节点之间的位置处，由所述第一电源电压驱动；和
比较器电路，形成在所述第一区中，在所述感测节点的电压低于所述第一电源电压时驱动所述第一晶体管导通，而在所述感测节点的电压高于所述第一电源电压时驱动所述第一晶体管关断，
其中所述第二晶体管是耗尽型晶体管。
13.根据权利要求12的电子***，
其中所述第一晶体管和所述第二晶体管中的每一个是以在所述终止区中的环的周界方向作为栅极宽度形成的，
其中所述第一晶体管的栅极宽度大于所述第二晶体管的栅极宽度。
14.根据权利要求13的电子***，
其中所述电平移位电路包括形成在所述终止区中的第三晶体管和第四晶体管，
其中所述第二晶体管形成在所述第三晶体管的区域和所述第四晶体管的区域之间的区域中，该区域在环的周界方向上的距离较短的一侧上，
其中所述第一晶体管形成在所述第三晶体管的区域和所述第四晶体管的区域之间的区域中，该区域在环的周界方向上的距离较长的一侧上。
15.根据权利要求12的电子***，
其中所述电子***包括三组每一个所述第二电源端子、所述负载驱动端子、所述高侧晶体管、所述低侧晶体管和所述电容器，
其中三个高侧晶体管分别设置在所述第三电源端子和三个负载驱动端子中的每一个之间，
其中三个低侧晶体管分别设置在三个负载驱动端子中的每一个和所述参考端子之间，
其中三个电容器分别设置在三个第二电源端子中的每一个和三个负载驱动端子中的每一个之间，
其中所述半导体芯片设置有终止区、第一区和第二区中的每一个的三个区。
16.根据权利要求15的电子***，
其中所述负载电路是由150V或更大的电压驱动的电机。
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