CN105321998A - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明实施例提供一种半导体元件及其制作方法，该半导体元件包含第一半导体层、绝缘栅结构、第一半导体区、第二半导体区及轻掺杂半导体区。绝缘栅结构形成于沟槽形态中，此沟槽形态嵌入第一半导体层中。第一半导体区、第二半导体区及轻掺杂半导体区形成于第一半导体层中。第二半导体区接触第一半导体区及绝缘栅结构。第二半导体区形成于轻掺杂半导体区上，轻掺杂半导体区形成于第一半导体区及绝缘栅结构之间，且轻掺杂半导体区接触第一半导体区及绝缘栅结构。

Description

半导体元件及其制作方法
技术领域
本发明内容是有关于一种半导体元件及其制作方法，且特别是有关于一种包含绝缘栅结构的半导体元件及其制作方法。
背景技术
一般而言，在各种应用中逐渐需要高功率开关元件的使用，因此各种半导体元件已经发展至在高功率开关元件中能承受大电流及/或高电压的程度。上述半导体元件亦针对相关性参数提供各种程度的表现，例如：顺向电压降(forwardvoltagedrop)VFD及安全操作区(SOA)，其中安全操作区被定义为功率开关元件可于其中操作而不出现故障的电流-电压范围。举例而言，绝缘栅双极性晶体管(insulated-gatebipolartransistor，IGBT)即为上述半导体元件之一。
然而，虽然各种现有的绝缘栅双极性晶体管已经发展而被应用，但现有的绝缘栅双极性晶体管仍具有大的漏电流。此外，现有绝缘栅双极性晶体管中漏电流的问题亦会导致形成不良的顺偏压安全操作区(forwardbiasedsafeoperatingarea，FBSOA)以及不良的短路安全操作区(shortcircuitsafeoperatingarea，SCSOA)。如此一来，当现有的绝缘栅双极性晶体管被应用作为高功率开关元件时，其仍然无法提供良好的性能。
发明内容
本发明内容的一实施方式是关于一种半导体元件，其包含一第一半导体层、一绝缘栅结构、一第一半导体区、一第二半导体区以及一轻掺杂半导体区。第一半导体层具有一第一导电性类型。绝缘栅结构形成于一沟槽形态中，此沟槽形态嵌入第一半导体层中。第一半导体区具有一第二导电性类型，并形成于第一半导体层中。第二半导体区具有第一导电性类型，并形成于第一半导体层中，其中第二半导体区接触第一半导体区及绝缘栅结构。轻掺杂半导体区具有第二导电性类型，并形成于第一半导体层中，其中第二半导体区形成于轻掺杂半导体区上，轻掺杂半导体区形成于第一半导体区及绝缘栅结构之间，轻掺杂半导体区接触第一半导体区及绝缘栅结构。
本发明内容的另一实施方式是关于一种半导体元件，其包含一P型集极层、一N型漂移层、一绝缘栅结构、一第一P型重掺杂区、一N型重掺杂区以及一P型轻掺杂区。N型漂移层形成于P型集极层上方。绝缘栅结构形成于一沟槽形态中，此沟槽形态嵌入N型漂移层中。第一P型重掺杂区形成于N型漂移层中。N型重掺杂区形成于N型漂移层中，其中N型重掺杂区接触第一P型重掺杂区及绝缘栅结构。P型轻掺杂区形成于N型漂移层中，其中P型轻掺杂区接触绝缘栅结构、第一P型重掺杂区及N型重掺杂区。
本发明内容的再一实施方式是关于一种制作半导体元件的方法，其包含：形成一N型漂移层；形成一绝缘栅结构于一沟槽形态中，其中沟槽形态嵌入N型漂移层中；形成一第一P型重掺杂区于N型漂移层中；形成一P型轻掺杂区于N型漂移层中，其中P型轻掺杂区接触绝缘栅结构及第一P型重掺杂区；以及形成一N型重掺杂区于N型漂移层中的P型轻掺杂区上，其中N型重掺杂区接触第一P型重掺杂区及绝缘栅结构。
本发明内容旨在提供本发明内容的简化摘要，以使阅读者对本发明内容具备基本的理解。此发明内容并非本发明内容的完整概述，且其用意并非在指出本发明内容实施例的重要(或关键)元件或界定本发明内容的范围。
附图说明
图1是依照本发明内容的实施例绘示一种半导体元件的示意图；
图2是依照本发明内容的实施例绘示一种相应于如图1所示半导体元件的顺压降的漏电流的示意图；
图3是依照本发明内容的其他实施例绘示一种半导体元件的示意图；以及
图4是依照本发明内容的实施例绘示一种制作半导体元件的方法的流程图。
符号说明：
100、100a：半导体元件
110：第一半导体层
120：绝缘栅结构
130：第一半导体区
140：第二半导体区
150：轻掺杂半导体区
122：沟槽
124：绝缘薄膜
126：栅极
128：层间介电层
160：第二半导体层
170：第三半导体层
111：N型漂移层
131、132、311：P型重掺杂区
141、142：N型重掺杂区
151、152：P型轻掺杂区
161：P型集极层
171：N型缓冲层
180：射极电极
185：集极电极
310：第三半导体区
402、404、406、408、410：步骤
具体实施方式
下文举实施例配合所附图式作详细说明，但所提供的实施例并非用以限制本发明内容所涵盖的范围，而结构运作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明内容所涵盖的范围。此外，图式仅以说明为目的，并未依照原尺寸作图。为使便于理解，下述说明中相同元件将以相同的符号标示来说明。
在全篇说明书与权利要求书所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此发明的内容中与特殊内容中的平常意义。某些用以描述本发明的用词将于下或在此说明书的别处讨论，以为本领域技术人员在有关本发明的描述上提供额外的引导。
关于本文中所使用的“约”、“大约”或“大致”或“基本上”一般通常是指数值的误差或范围，其依据不同技术而有不同变化，且其范围对于本领域技术人员来说具有最广泛的解释，借此涵盖所有变形及类似结构。在一些实施例中，上述数值的误差或范围是指于百分之二十以内，较好地是于百分之十以内，而更佳地则是于百分之五以内。文中若无明确说明，其所提及的数值皆视作为近似值，例如可如“约”、“大约”或“大致”或“基本上”所表示的误差或范围，或其他近似值。
关于本文中所使用的“第一”、“第二”、…等，并非特别指称次序或顺位的意思，亦非用以限定本发明内容，其仅仅是为了区别以相同技术用语描述的元件或操作而已。
其次，在本文中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指包含但不限于。
另外，关于本文中所使用的“耦接”或“连接”，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个元件相互操作或动作。
图1是依照本发明内容的实施例绘示一种半导体元件的示意图。如图1所示，半导体元件100包含一第一半导体层110、一绝缘栅结构120、一第一半导体区130、一第二半导体区140以及一轻掺杂半导体区150，其中第一半导体层110具有第一导电性类型，第一半导体区130具有第二导电性类型，第二半导体区140具有第一导电性类型，轻掺杂半导体区150具有第二导电性类型。绝缘栅结构120形成于一沟槽形态中，且此沟槽形态嵌入第一半导体层110中。第一半导体区130形成于第一半导体层110中。第二半导体区140形成于第一半导体层110中，且第二半导体区140接触第一半导体区130及绝缘栅结构120。在一些实施例中，第二半导体区140形成于第一半导体区130及绝缘栅结构120之间，且接触第一半导体区130及绝缘栅结构120。轻掺杂半导体区150形成于第一半导体层110中，且第二半导体区140形成于轻掺杂半导体区150中。其次，轻掺杂半导体区150形成于第一半导体区130及绝缘栅结构120之间，且接触第一半导体区130及绝缘栅结构120。需说明的是，前述半导体(如：本文中的轻掺杂半导体区150或第二半导体区140)形成于第一半导体区130及绝缘栅结构120之间的描述，可指此半导体区横向地形成于第一半导体区130及绝缘栅结构120之间，因此即使第一半导体区130与此半导体区部分重叠(如：第一半导体区130与轻掺杂半导体区150部分重叠，如图1所示)，此半导体区仍然可以被视为形成于第一半导体区130及绝缘栅结构120之间。换句话说，上述半导体区形成于第一半导体区130及绝缘栅结构120之间的描述，可包含半导体区在横向方向上形成于第一半导体区130及绝缘栅结构120之间的各种结构。
在一些实施例中，绝缘栅结构120可通过下述步骤形成。首先，形成一沟槽122，并形成一绝缘薄膜124于沟槽122的内壁表面。接着，形成一栅极126于沟槽122中。然后，形成一层间介电层(interlayerdielectric，ILD)128于栅极126上。
在一些实施例中，半导体元件100可还包含一第二半导体层160以及一第三半导体层170，其中第二半导体层160具有第二导电性类型，第三半导体层170具有第一导电性类型。第三半导体层170形成于第一半导体层110与第二半导体层160之间，且第三半导体层170的掺杂浓度高于第一半导体层110的掺杂浓度。
如图1所示，在一些实施例中，第一半导体层110可为一N型漂移层111，第一半导体区130可为一P型重掺杂区(P+区)131，第二半导体区140可为一N型重掺杂区(N+区)141，且轻掺杂半导体区150可为一P型轻掺杂区(P--区)151。绝缘栅结构120形成于沟槽形态中，且沟槽形态嵌入N型漂移层111中。P型重掺杂区131形成于N型漂移层111中。N型重掺杂区141形成于N型漂移层111中，且N型重掺杂区141接触P型重掺杂区131及绝缘栅结构120。在一些实施例中，N型重掺杂区141形成于P型重掺杂区131及绝缘栅结构120之间，且接触P型重掺杂区131及绝缘栅结构120。P型轻掺杂区151形成于N型漂移层111中，且形成于P型重掺杂区131及绝缘栅结构120之间。N型重掺杂区141形成于P型轻掺杂区151中，且P型轻掺杂区151接触绝缘栅结构120、P型重掺杂区131及N型重掺杂区141。
在一些实施例中，P型重掺杂区131可为一P+扩散区，且此P+扩散区是借由将P型掺杂物注入至N型漂移层111中的区域并以P型掺杂物对上述区域进行扩散而形成。
另一方面，在一些实施例中，第二半导体层160可为一P型集极层(如：P+集极)161，且第三半导体层170可为一N型缓冲层171。N型漂移层111形成于P型集极层161上方，且N型缓冲层171形成于P型集极层161与N型漂移层111之间。
在一些实施例中，如图1所示，半导体元件100可还包含对称于前述区域的半导体区。具体而言，半导体元件100可还包含P型重掺杂区(P+区)132、一N型重掺杂区(N+区)142以及一P型轻掺杂区(P--区)152。P型重掺杂区132形成于N型漂移层111中。N型重掺杂区142形成于N型漂移层111中，且N型重掺杂区142接触P型重掺杂区132及绝缘栅结构120。在一些实施例中，N型重掺杂区142形成于P型重掺杂区132及绝缘栅结构120之间，且接触P型重掺杂区132及绝缘栅结构120。P型轻掺杂区152形成于N型漂移层111中，且形成于P型重掺杂区132及绝缘栅结构120之间。N型重掺杂区142形成于P型轻掺杂区152中，且P型轻掺杂区152接触绝缘栅结构120、P型重掺杂区132及N型重掺杂区142。
在进一步的实施例中，半导体元件100可为一绝缘栅双极性晶体管(insulated-gatebipolartransistor，IGBT)，且半导体元件100可还包含一射极电极180及一集极电极185。射极电极180是供作为绝缘栅双极性晶体管的射极端，而集极电极185是供作为绝缘栅双极性晶体管的集极端。射极电极180形成于N型重掺杂区141和142以及层间介电层128的部分表面上，而集极电极185形成于P型集极层161的背面上。
借由使用半导体元件100中的结构，半导体元件100的漏电流可以减少，且可同时得到半导体元件100的理想顺偏电压降。如此一来，可以改善半导体元件100的顺偏压安全操作区(forwardbiasedsafeoperatingarea，FBSOA)，也可减少闩锁效应(latch-upeffect)。
此外，由于轻掺杂半导体区150(如：P型轻掺杂区151)的引入，在N型重掺杂区141附近的通道载子累积区的电子注入会减少。换言之，在N型重掺杂区141附近的通道载子累积区的电洞(空穴)注入，可以通过利用轻掺杂半导体区150(如：P型轻掺杂区151)来进行控制。如此一来，因通道载子累积区的较高电子浓度而造成半导体元件100的短路安全操作区(shortcircuitsafeoperatingarea，SCSOA)不良的影响便得以改善。
其次，轻掺杂半导体区150(如：P型轻掺杂区151)以及第二半导体区140(如：N型重掺杂区141)可借由于制造工艺中利用同一掩膜来形成。如此一来，便不需要额外的掩膜。因此，相较于一般的作法，半导体元件100的结构对于制造工艺而言更为简单且更便宜，同时半导体元件100具有较为改善的电性效能。
再者，图2是依照本发明内容的实施例绘示一种相应于如图1所示半导体元件的顺压降的漏电流的示意图。如图2所示，借由利用半导体元件100中的结构，当半导体元件100的顺压降Vce增加时，半导体元件100的漏电流Ic仍然保持在非常低的状态。
需说明的是，本发明内容中的P型及N型半导体层和半导体区均是例示而已，并非用以限定本发明内容；亦即，在不脱离本发明内容的精神和范围内，当可依据实际需求利用各种P型及N型半导体层和半导体区来实现本发明内容中的半导体元件。
在一些实施例中，P型轻掺杂区151具有约0.5～2微米(um)范围内的深度，并具有约0.35～0.95微米范围内的宽度。在其他实施例中，P型重掺杂区131具有约2.5～4.5微米范围内的深度。P型重掺杂区131的深度大于P型轻掺杂区151的深度。在其他实施例中，P型重掺杂区131的深度可随着绝缘栅结构120的深度作变化。
此外，在一些实施例中，轻掺杂半导体区150以及第二半导体区140可具有大致相同的宽度。例示性地来说，P型轻掺杂区151以及N型重掺杂区141具有大致相同的宽度。
在一些实施例中，轻掺杂半导体区150以及第一半导体区130为个别(独立)的半导体区，且轻掺杂半导体区150的掺杂浓度低于第一半导体区130的掺杂浓度。例示性地来说，P型轻掺杂区151以及P型重掺杂区131分别由注入方式所形成，且P型轻掺杂区151的掺杂浓度低于P型重掺杂区131的掺杂浓度。在进一步实施例中，P型轻掺杂区151的掺杂浓度具有约1×1013～1×1018cm-3的范围，且在其他实施例中，此范围具有±10％的误差值。在另一实施例中，P型轻掺杂区151的掺杂浓度具有约1×1013～1×1015cm-3的范围。在又一实施例中，则因制造工艺的因素，P型轻掺杂区151的掺杂浓度可具有约1×1015～1×1016cm-3的范围。
在不同实施例中，轻掺杂半导体区150是自第一半导体区130扩散形成。例示性地来说，P型重掺杂区131首先由注入方式所形成，接着P型重掺杂区131进行扩散，且P型轻掺杂区151是自P型重掺杂区131扩散形成。换言之，P型轻掺杂区151及P型重掺杂区131可视为是单一区域。
图3是依照本发明内容的其他实施例绘示一种半导体元件的示意图。相较于图1所示的半导体元件100，图3中的半导体元件100a可还包含一第三半导体区310，第三半导体区310具有第二导电性类型，并形成于第一半导体层110中。第三半导体区310接触绝缘栅结构120的底部。例示性地来说，第三半导体区310可为一P型重掺杂区(P+区)311，且P型重掺杂区311形成于N型漂移层111中，且P型重掺杂区311接触绝缘栅结构120的底部。
P型重掺杂区311亦可代表一浮接P型区(floatingP-typeregion)，注入P型重掺杂区311的离子应适当地允许峰值电场(peakelectricfield)存在于P型重掺杂区311中，而非沟槽氧化物(如：绝缘薄膜124)中。依此，借由利用P型重掺杂区311，沟槽氧化物便可受保护而免于当半导体元件100a经反偏压时所产生的峰值电场的影响。
在不同实施例中，P型重掺杂区311是经形成而足够宽，借此于绝缘栅结构120中氧化物的转角处(如：沟槽的氧化物侧壁与其氧化物底部的交会处)拓展。如此一来，便可适当地保护易遭受过早击穿(prematurebreakdown)问题的氧化物转角处，并可取得较高的顺向击穿电压。此外，由于P型重掺杂区311的引入，半导体元件100a亦可具有较小的饱和电流准位以及改善的短路安全操作区(shortcircuitsafeoperatingarea，SCSOA)，同时维持低的顺向电压降。
图4是依照本发明内容的实施例绘示一种制作半导体元件的方法的流程图。为方便说明起见，下述方法是参照图1来描述，但不以此为限。
在步骤402中，形成N型缓冲层171于P型集极层161上。举例而言，N型缓冲层171是外延生长于一P型基板上，且此P型基板具有与P型集极层161一致的掺杂浓度。在另一实施例中，N型缓冲层171可以注入方式注入P型基板，且此P型基板具有与P型集极层161一致的掺杂浓度。
在步骤404中，形成N型漂移层111于N型缓冲层171上。举例而言，N型漂移层111是外延生长于N型缓冲层171上。在一些实施例中，N型缓冲层171被省略，因此N型漂移层111形成于P型集极层161上，并与P型集极层161接触。
在步骤406中，进行光刻制造工艺(lithographyprocess)，且将P型掺杂物注入至N型漂移层111表面附近的区域中。如此一来，在光刻制造工艺后，具P型掺杂物的区域会扩散而形成P型重掺杂区131。
在步骤408中，进行另一光刻制造工艺，且将P型掺杂物注入至N型漂移层111中的区域，以形成P型轻掺杂区151，并将N型掺杂物注入至N型漂移层111中P型轻掺杂区151上方的区域，以形成N型重掺杂区141。
在不同实施例中，P型轻掺杂区151不由注入方式形成，而是借由将P型重掺杂区131扩散而形成。换句话说，P型轻掺杂区151是自P型重掺杂区131扩散形成。
在步骤410中，形成绝缘栅结构120，其中绝缘栅结构120接触N型重掺杂区141和P型轻掺杂区151。
在一些实施例中，绝缘栅结构120可通过下述步骤形成。首先，形成沟槽122，并形成绝缘薄膜124于沟槽122的内壁表面。接着，形成栅极126于沟槽122中。然后，形成层间介电层128于栅极126上。
在进一步实施例中，半导体元件100可为一绝缘栅双极性晶体管(insulated-gatebipolartransistor，IGBT)，且半导体元件100可还包含射极电极180及集极电极185。射极电极180形成于N型重掺杂区141和142以及层间介电层128的部分表面上，而集极电极185形成于P型集极层161的背面上。
在另一些实施例中，制作半导体元件的方法可开始于形成N型漂移层111；例如，提供具有与N型漂移层111一致的掺杂浓度的N型基板，借以形成(或选择性定义出)N型漂移层111。接着，进行前述步骤406、408、410于N型漂移层111的前侧。然后，N型缓冲层171再形成于N型漂移层111的后侧上；例如，将N型掺杂物注入于N型漂移层111。之后，P型集极层161形成于N型缓冲层171的后侧上；例如，将P型掺杂物注入于N型缓冲层171的后侧。在此，前述N型漂移层111或N型缓冲层171的后侧主要是指相对于前侧的一侧。更具体来说，前述N型漂移层111或N型缓冲层171的后侧，是指相对于绝缘栅结构所形成之侧的一侧。在进一步实施例中，上述形成N型缓冲层171的步骤可以省略。
在上述实施例中所提及的步骤，不必要以其出现的顺序来进行。举例来说，制作半导体元件的方法可开始于形成N型漂移层111和N型缓冲层171，其中N型缓冲层171可借由掺杂物注入制造工艺搭配扩散制造工艺来形成。接着，进行前述步骤406、408、410于N型漂移层111的前侧；亦即，前述步骤除特别叙明其顺序者外，均可依实际需要调整其前后顺序，甚至可同时或部分同时进行。
虽然本发明内容已以实施方式揭露如上，然其并非用以限定本发明内容，任何本领域技术人员，在不脱离本发明内容的精神和范围内，当可作各种的更动与润饰，因此本发明内容的保护范围当视所附的权利要求所界定的为准。

Claims (20)

1.一种半导体元件，其特征在于，包含：
一第一半导体层，具有一第一导电性类型；
一绝缘栅结构，形成于一沟槽形态中，该沟槽形态嵌入该第一半导体层中；
一第一半导体区，具有一第二导电性类型，并形成于该第一半导体层中；
一第二半导体区，具有该第一导电性类型，并形成于该第一半导体层中，其中该第二半导体区接触该第一半导体区及该绝缘栅结构；以及
一轻掺杂半导体区，具有该第二导电性类型，并形成于该第一半导体层中，其中该第二半导体区形成于该轻掺杂半导体区上，该轻掺杂半导体区形成于该第一半导体区及该绝缘栅结构之间，该轻掺杂半导体区接触该第一半导体区及该绝缘栅结构。
2.如权利要求1所述的半导体元件，其特征在于，该轻掺杂半导体区及该第一半导体区为独立半导体区，且该轻掺杂半导体区的掺杂浓度低于该第一半导体区的掺杂浓度。
3.如权利要求1所述的半导体元件，其特征在于，该轻掺杂半导体区及该第一半导体区分别由注入方式所形成。
4.如权利要求1所述的半导体元件，其特征在于，该轻掺杂半导体区是自该第一半导体区扩散形成。
5.如权利要求1所述的半导体元件，其特征在于，该轻掺杂半导体区及该第二半导体区具有大致相同的宽度。
6.如权利要求1所述的半导体元件，其特征在于，还包含：
一第三半导体区，具有该第二导电性类型，并形成于该第一半导体层中，其中该第三半导体区接触该绝缘栅结构的底部。
7.如权利要求1所述的半导体元件，其特征在于，该轻掺杂半导体区的掺杂浓度的范围为约1×1013～1×1018cm-3。
8.如权利要求1所述的半导体元件，其特征在于，还包含：
一第二半导体层，具有该第二导电性类型；以及
一第三半导体层，具有该第一导电性类型，并形成于该第一半导体层与该第二半导体层之间，其中该第三半导体层的掺杂浓度高于该第一半导体层的掺杂浓度。
9.一种半导体元件，其特征在于，包含：
一P型集极层；
一N型漂移层，形成于该P型集极层上方；
一绝缘栅结构，形成于一沟槽形态中，该沟槽形态嵌入该N型漂移层中；
一第一P型重掺杂区，形成于该N型漂移层中；
一N型重掺杂区，形成于该N型漂移层中，其中该N型重掺杂区接触该第一P型重掺杂区及该绝缘栅结构；以及
一P型轻掺杂区，形成于该N型漂移层中，其中该P型轻掺杂区接触该绝缘栅结构、该第一P型重掺杂区及该N型重掺杂区。
10.如权利要求9所述的半导体元件，其特征在于，该P型轻掺杂区及该第一P型重掺杂区分别由注入方式所形成。
11.如权利要求9所述的半导体元件，其特征在于，该P型轻掺杂区是自该第一P型重掺杂区扩散形成。
12.如权利要求9所述的半导体元件，其特征在于，该P型轻掺杂区及该N型重掺杂区具有大致相同的宽度。
13.如权利要求9所述的半导体元件，其特征在于，还包含：
一第二P型重掺杂区，形成于该N型漂移层中，其中该第二P型重掺杂区接触该绝缘栅结构的底部。
14.如权利要求9所述的半导体元件，其特征在于，该P型轻掺杂区的掺杂浓度的范围为约1×1013～1×1018cm-3。
15.如权利要求9所述的半导体元件，其特征在于，还包含：
一N型缓冲层，形成于该P型集极层与该N型漂移层之间。
16.一种制作半导体元件的方法，其特征在于，包含：
形成一N型漂移层；
形成一绝缘栅结构于一沟槽形态中，其中该沟槽形态嵌入该N型漂移层中；
形成一第一P型重掺杂区于该N型漂移层中；
形成一P型轻掺杂区于该N型漂移层中，其中该P型轻掺杂区接触该绝缘栅结构及该第一P型重掺杂区；以及
形成一N型重掺杂区于该N型漂移层中的该P型轻掺杂区上，其中该N型重掺杂区接触该第一P型重掺杂区及该绝缘栅结构。
17.如权利要求16所述的方法，其特征在于，该第一P型重掺杂区及该P型轻掺杂区是借由将P型掺杂物分别注入该N型漂移层中所形成。
18.如权利要求16所述的方法，其特征在于，该P型轻掺杂区是借由扩散该第一P型重掺杂区所形成。
19.如权利要求16所述的方法，其特征在于，还包含：
形成一N型缓冲层于该N型漂移层的一第一侧，其中该N型漂移层的该第一侧是相对于该绝缘栅结构位于其中的该N型漂移层的一第二侧；以及
形成一P型集极层于该N型缓冲层的一第一侧上，其中该N型缓冲层的该第一侧是相对于该绝缘栅结构位于其中的该N型漂移层的该第二侧。
20.如权利要求16所述的方法，其特征在于，该N型漂移层形成于一P型基板上方。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109314130A (zh) * 2016-04-11 2019-02-05 Abb瑞士股份有限公司 绝缘栅极功率半导体器件以及用于制造这种器件的方法
CN116884994A (zh) * 2023-09-08 2023-10-13 深圳芯能半导体技术有限公司 一种可降低vf的igbt芯片及其制作方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5350934A (en) * 1992-03-05 1994-09-27 Kabushiki Kaisha Toshiba Conductivity modulation type insulated gate field effect transistor
US5801408A (en) * 1995-07-21 1998-09-01 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device and method of manufacturing the same
US20070020850A1 (en) * 2003-03-31 2007-01-25 Masaru Takaishi Method for manufacturing semiconductor device and semiconductor device
CN1983597A (zh) * 1997-11-14 2007-06-20 费查尔德半导体有限公司 场效应晶体管及其制造方法
US20080197361A1 (en) * 2007-01-29 2008-08-21 Fuji Electric Device Technology Co., Ltd. Insulated gate silicon carbide semiconductor device and method for manufacturing the same
CN101536165A (zh) * 2006-09-20 2009-09-16 飞兆半导体公司 具有自对准特征的沟槽栅极fet
CN102194864A (zh) * 2011-05-09 2011-09-21 电子科技大学 一种具有体电极的沟槽栅型绝缘栅双极型晶体管
US20120015492A1 (en) * 2001-02-19 2012-01-19 Hitachi Tobu Semiconductor, Ltd. Insulated gate type semiconductor device and method for fabricating the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5350934A (en) * 1992-03-05 1994-09-27 Kabushiki Kaisha Toshiba Conductivity modulation type insulated gate field effect transistor
US5801408A (en) * 1995-07-21 1998-09-01 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device and method of manufacturing the same
CN1983597A (zh) * 1997-11-14 2007-06-20 费查尔德半导体有限公司 场效应晶体管及其制造方法
US20120015492A1 (en) * 2001-02-19 2012-01-19 Hitachi Tobu Semiconductor, Ltd. Insulated gate type semiconductor device and method for fabricating the same
US20070020850A1 (en) * 2003-03-31 2007-01-25 Masaru Takaishi Method for manufacturing semiconductor device and semiconductor device
CN101536165A (zh) * 2006-09-20 2009-09-16 飞兆半导体公司 具有自对准特征的沟槽栅极fet
US20080197361A1 (en) * 2007-01-29 2008-08-21 Fuji Electric Device Technology Co., Ltd. Insulated gate silicon carbide semiconductor device and method for manufacturing the same
CN102194864A (zh) * 2011-05-09 2011-09-21 电子科技大学 一种具有体电极的沟槽栅型绝缘栅双极型晶体管

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109314130A (zh) * 2016-04-11 2019-02-05 Abb瑞士股份有限公司 绝缘栅极功率半导体器件以及用于制造这种器件的方法
US11075285B2 (en) 2016-04-11 2021-07-27 Abb Power Grids Switzerland Ag Insulated gate power semiconductor device and method for manufacturing such a device
CN109314130B (zh) * 2016-04-11 2022-03-22 日立能源瑞士股份公司 绝缘栅极功率半导体器件以及用于制造这种器件的方法
CN116884994A (zh) * 2023-09-08 2023-10-13 深圳芯能半导体技术有限公司 一种可降低vf的igbt芯片及其制作方法

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