CN105304555A - 导体纳米线的选择性形成 - Google Patents

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Abstract

本发明提供了一种方法，包括：蚀刻芯轴层以形成芯轴带，以及在芯轴带的侧壁上选择性地沉积金属线。在选择性沉积期间，通过介电掩模来掩蔽芯轴带的顶面。该方法还包括：去除芯轴层和介电掩模；用介电材料填充金属线之间的间隙；在介电材料中形成通孔开口，其中，金属线的顶面暴露于通孔开口；以及用导电材料填充通孔开口以形成通孔。本发明还涉及导体纳米线的选择性形成。

Description

导体纳米线的选择性形成
技术领域
本发明涉及集成电路的形成，更具体地，涉及导体纳米线的选择性形成。
背景技术
在集成电路的形成中，半导体器件形成在半导体衬底上，然后通过金属层连接。
通常情况下，金属层的形成工艺包括形成金属间电介质(IMD)，在IMD中形成沟槽和通孔开口，以及在沟槽和通孔开口中填充金属材料以分别形成金属线和通孔。然而，随着集成电路不断按比例缩小，上述工艺存在缺陷。在水平尺寸(例如，相邻的多晶硅线之间的多晶硅至多晶硅(poly-to-poly)节距)持续缩小的同时，金属线和通孔的尺寸减小。然而，IMD的厚度没有相应地以与金属线和通孔的宽度相同的缩减比例减小。因此，金属线和通孔的高宽比增大，从而导致金属层的形成越来越困难。
集成电路的按比例缩小产生了若干个问题。首先，在沟槽和通孔开口中不引起缝洞(空隙)的情况下，填充沟槽和通孔开口越来越困难。此外，当金属线和通孔的横向尺寸减小时，缝洞尺寸不会成比例地减小。这不仅会引起金属线和通孔中用于传导电流的有效面积不成比例地减小，还会导致随后形成的蚀刻停止层和金属线落入缝洞内，从而导致可靠性问题。因此，用于形成金属线和通孔的工艺窗口变得越来越窄，并且金属线和通孔的形成已成为集成电路的按比例缩小的瓶颈。
发明内容
为了解决现有技术中的问题，本发明提供了一种方法，包括：蚀刻芯轴层以形成芯轴带；在所述芯轴带的侧壁上选择性地沉积金属线，其中，在所述选择性地沉积期间，通过介电掩模来掩蔽所述芯轴带的顶面；去除所述芯轴层和所述介电掩模；用介电材料填充所述金属线之间的间隙；在所述介电材料中形成通孔开口，所述金属线的顶面暴露于所述通孔开口；以及用导电材料填充所述通孔开口以形成通孔。
在上述方法中，其中，蚀刻所述芯轴层以形成所述芯轴带包括：蚀刻含硅层以形成含硅带。
在上述方法中，其中，选择性地沉积所述金属线包括：选择性地沉积铜、钨、铝或它们的合金。
在上述方法中，其中，所述方法还包括：在所述芯轴层上方形成介电掩模层，其中，蚀刻所述介电掩模层以形成所述介电掩模。
在上述方法中，其中，选择性地沉积所述金属线包括化学汽相沉积。
在上述方法中，其中，填充所述通孔开口包括化学汽相沉积。
在上述方法中，其中，所述方法还包括：在蚀刻所述芯轴层之前，在介电蚀刻停止层上方形成所述芯轴层，其中，在蚀刻所述芯轴层之后，暴露所述介电蚀刻停止层。
在上述方法中，其中，在蚀刻所述芯轴层之后，暴露位于所述芯轴层下面的导电部件，并且其中，所述金属线位于所述导电部件上方并且与所述导电部件接触。
根据本发明的另一方面，提供了一种方法，包括：形成蚀刻停止层；在所述蚀刻停止层上方形成芯轴层；在所述芯轴层上方形成介电掩模层；使用相同的蚀刻掩模蚀刻所述介电掩模层和所述芯轴层以分别形成芯轴带和介电掩模，其中，暴露所述蚀刻停止层；在所述芯轴带的侧壁表面上选择性地沉积金属线，其中，所述金属线的材料不沉积在所述介电掩模的暴露表面上和所述蚀刻停止层的暴露表面上；去除所述芯轴带和所述介电掩模；以及用介电层填充所述金属线之间的间隙。
在上述方法中，其中，所述介电层的顶面高于所述金属线的顶面，并且所述方法还包括：在所述介电层中形成通孔开口，所述金属线的顶面暴露于所述通孔开口；以及用导电材料填充所述通孔开口以形成通孔。
在上述方法中，其中，填充所述金属线之间的间隙包括填充低k介电材料。
在上述方法中，其中，选择性地沉积所述金属线包括：选择性地沉积钨、铝或铜。
在上述方法中，其中，蚀刻所述芯轴层以形成所述芯轴带包括：蚀刻含硅层以形成含硅带。
在上述方法中，其中，选择性地沉积所述金属线包括化学汽相沉积。
在上述方法中，其中，所述方法还包括：在去除所述芯轴带之后并且在填充所述间隙之前，在所述金属线的顶面和侧壁上形成共形介电阻挡层。
根据本发明的又一方面，提供了一种集成电路结构，包括：第一金属线，所述第一金属线包括：第一倾斜侧壁；和第二倾斜侧壁，与所述第一倾斜侧壁相对，其中，所述第一倾斜侧壁和所述第二倾斜侧壁向相同的第一方向倾斜；以及第一通孔，位于所述第一金属线的顶面上方并且与所述第一金属线的顶面接触。
在上述集成电路结构中，其中，所述集成电路结构还包括：第二金属线，所述第二金属线包括：第三倾斜侧壁；和第四倾斜侧壁，与所述第三倾斜侧壁相对，其中，所述第三倾斜侧壁和所述第四倾斜侧壁向相同的第二方向倾斜，并且其中，所述相同的第二方向与所述相同的第一方向相反；以及第二通孔，位于所述第二金属线的顶面上方并且与所述第二金属线的顶面接触。
在上述集成电路结构中，其中，所述集成电路结构还包括：第二金属线，所述第二金属线包括：第三倾斜侧壁；和第四倾斜侧壁，与所述第三倾斜侧壁相对，其中，所述第三倾斜侧壁和所述第四倾斜侧壁向相同的第二方向倾斜，并且其中，所述相同的第二方向与所述相同的第一方向相反；以及第二通孔，位于所述第二金属线的顶面上方并且与所述第二金属线的顶面接触；其中，所述第一金属线与所述第二金属线是直接相邻的金属线，其中，所述第一金属线的第一倾斜侧壁和所述第二金属线的第三倾斜侧壁彼此相对，并且其中，所述第一倾斜侧壁的顶部与所述第三倾斜侧壁的顶部之间的第一距离小于所述第一倾斜侧壁的底部与所述第三倾斜侧壁的底部之间的第二距离。
在上述集成电路结构中，其中，所述集成电路结构还包括：第二金属线，所述第二金属线包括：第三倾斜侧壁；和第四倾斜侧壁，与所述第三倾斜侧壁相对，其中，所述第三倾斜侧壁和所述第四倾斜侧壁向相同的第二方向倾斜，并且其中，所述相同的第二方向与所述相同的第一方向相反；以及第二通孔，位于所述第二金属线的顶面上方并且与所述第二金属线的顶面接触；其中，所述第一金属线与所述第二金属线是直接相邻的金属线，其中，所述第一金属线的第一倾斜侧壁和所述第二金属线的第三倾斜侧壁彼此相对，并且其中，所述第一倾斜侧壁的顶部与所述第三倾斜侧壁的顶部之间的第一距离大于所述第一倾斜侧壁的底部与所述第三倾斜侧壁的底部之间的第二距离。
在上述集成电路结构中，其中，所述第一倾斜侧壁与所述第二倾斜侧壁基本上彼此平行。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各种部件没有按比例绘制。实际上，为了清楚的讨论起见，各种部件的尺寸可以任意增大或减小。
图1至图11示出了根据一些实施例的金属线和通孔在形成的中间阶段的截面图；
图12示出了金属线和通孔的部分的放大图；以及
图13示出了根据一些实施例的用于形成金属线和通孔的工艺流程。
具体实施方式
为了实施本发明的不同特征，以下公开内容提供了许多不同的实施例或实例。下面描述了部件和布置的特定实例以简化本发明。当然，这些仅仅是实例，并不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括其中第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件不直接接触的实施例。此外，本发明可以在各个实施例中重复参考标号和/或字符。这种重复是为了简明和清楚的目的，且其本身并不指定所讨论的各个实施例和/或结构之间的关系。
另外，可以在本文中使用诸如“下面”、“在…之下”、“下部”、“在…之上”、“上部”等的空间相对术语以便于说明书描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位之外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或处于其他方位)并且本文使用的空间相对描述符可以同样地作出相应的解释。
根据各个示例性实施例提供了互连结构及其形成方法。示出了形成互连结构的中间阶段。论述了实施例的变化。在各个视图和说明性实施例中，相似的参考标号用于表示相似的元件。
图1至图11示出了根据一些实施例的包括金属线和通孔的互连结构在形成的中间阶段的截面图。图13中示出的工艺流程中也示意性地示出了在图1至图11中示出的步骤。在随后的论述中，参考图13中的工艺步骤论述在图1至图11中示出的工艺步骤。
图1示出了晶圆100，其包括衬底20和形成在衬底20的顶面处的部件。根据一些实施例，衬底20是半导体衬底，其可以包括晶体硅、晶体锗、硅锗、诸如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP的III-V族化合物半导体等。半导体衬底20也可以是块状硅衬底或绝缘体上硅(SOI)衬底。浅沟槽隔离(STI)区(未示出)可以形成在半导体衬底20中以隔离半导体衬底20中的有源区。
根据本发明的一些实施例，在半导体衬底20的表面处形成集成电路器件22。集成电路器件22可以包括诸如p型金属氧化物半导体(PMOS)晶体管、N型金属氧化物半导体(NMOS)晶体管和二极管的有源器件以及诸如电容器、电感器、电阻器等的无源器件。
在半导体衬底20上方形成层间电介质(ILD)26。在一些示例性实施例中，ILD26包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、氟掺杂的硅酸盐玻璃(FSG)、正硅酸乙酯(TEOS)等。
在ILD26中形成接触插塞28。根据本发明的一些实施例，接触插塞28由选自钨、铝、铜、钛、钽、氮化钛、氮化钽、它们的合金和/或它们的多层形成。例如，接触插塞28可以包括包含钛、氮化钛、钽或氮化钽的导电阻挡层(未示出)以及位于导电阻挡层上方的铜或铜合金。接触插塞28可以包括连接至MOS晶体管的栅电极的栅极接触插塞和连接至MOS晶体管的源极和漏极区的源极/漏极接触插塞。
在本发明的一些实施例中，虽然接触插塞28用作实例来解释本发明的概念，但是部件28也可以是任何其他类型的导电部件，包括但不限于掺杂的半导体区(诸如，晶体硅或多晶硅)、金属线、通孔、金属焊盘等。
在接触插塞28和ILD26上方形成蚀刻停止层30。蚀刻停止层30可以包括介电材料，诸如，碳化硅、氮氧化硅、碳氮化硅等。
在蚀刻停止层上方形成芯轴层32。根据一些实施例，芯轴层32包括从中可以选择性地生长随后形成的金属线38(图4)的材料。根据一些实施例，芯轴层32包括硅，其可以是非晶硅、多晶硅等。芯轴层32的形成可以包括化学汽相沉积(CVD)方法。
芯轴层32上方是掩模层34。根据一些实施例，掩模层34包括选自SiN、SiO2、SiON、SiCN、SiOCN、AlON、AlN、它们的组合和/或它们的多层的介电材料。
接下来，图2至图5B示出了用于形成导线38(图5A和图5B)的截面图，在一些实施例中导线38可以是金属线。参考图2，在晶圆100上方形成/施加蚀刻掩模层36，然后图案化蚀刻掩模层36。根据一些实施例，蚀刻掩模层36包括三层，其包括下层、位于下层上方的中间层、以及位于中间层上方的上层。在可选实施例中，蚀刻掩模层36是单层光刻胶或双层光刻胶。在一些实施例中，下层和上层由包括有机材料的光刻胶形成。中间层可以包括无机材料，无机材料可以是氮化物(诸如，氮化硅)、氮氧化物(诸如，氮氧化硅)、氧化物(诸如，氧化硅)等。中间层还可以包括硅和有机材料的混合物。中间层相对于上层和下层具有高蚀刻选择性，并且因此上层可以用作用于图案化中间层的蚀刻掩模，而中间层可以用作用于图案化下层的蚀刻掩模。
图3示出了掩模层34和芯轴层32的蚀刻。在图13中示出的工艺流程200中的步骤202中示出了相应的步骤。根据一些实施例，实施蚀刻直到蚀刻穿芯轴层32，从而暴露下面的接触插塞28和蚀刻停止层30。在蚀刻步骤之后，如果蚀刻掩模层36的剩余部分(图2)在蚀刻步骤中没被消耗，则去除可能包括光刻胶的蚀刻掩模层36的剩余部分。结果，形成多个芯轴带32’。相邻的芯轴带32’之间的间隔为S1。芯轴带32’的宽度为W1。根据一些实施例，间隔S1大于宽度W1。此外，在一些示例性实施例中，间隔S1可以接近宽度W1的约三倍。在形成芯轴带32’之后，一些接触插塞28位于一些芯轴带32’一侧或两侧，并且接近一些芯轴带32’。例如，接触插塞28可以使它的一边与相应的相邻的芯轴带32’的边对准。
接下来，如图4所示，实施选择性生长以在芯轴带32’的暴露的侧壁表面上沉积和生长导电材料，从而形成金属线38。相应的步骤示出为在图13中示出的工艺流程200中的步骤204。金属线38可以是金属带，其可以包括钨、铝、铜、或这些材料的合金。生长是选择性的，从而使得金属线38生长在芯轴带32’的侧壁表面上和接触插塞28的暴露表面上，而不生长在掩模层34和蚀刻停止层30的暴露表面上。因此，掩模层34和蚀刻停止层30的介电材料防止导电材料的沉积。
可以通过化学汽相沉积(CVD)实施选择性生长。例如，在金属线38包括钨的实施例中，可发生下面的化学反应式：
2WF6+3Si→2W+3SiF4[反应式1]
其中WF6和SiF4是气体，并且Si是以固体的形式，例如，以芯轴带32’的形式。将气态WF6引入反应室中以形成金属线38，并且从反应室中排出气态SiF4，留下位于芯轴带32’的侧壁上的金属线38。
在金属线38包括铝的实施例中，可发生下面的化学反应式：
2AlH(CH3)2+H2→2Al+4CH4[反应式2]
其中，AlH(CH3)2和H2是气体。将气态AlH(CH3)2引入反应室中以形成金属线38，并且从反应室中排出气态CH4，留下位于芯轴带32’的侧壁上的金属线38。
根据本发明的一些实施例，使用CVD方法实施金属线38的形成。在一些示例性实施例中，在化学反应过程中，晶圆100的温度可以在约100℃和约400℃之间的范围内。工艺气体的压力可以在约1托和约100托之间的范围内。反应气体可以包括含铜气体、含钨气体(诸如，WF6)，或含铝气体(诸如，AlH(CH3)2)，这取决于金属线38中包括何种金属。此外，在工艺气体中也可以包括诸如H2、NH3的其他工艺气体和诸如N2、Ar等的一些载气。
金属线38的宽度W2小于间隔S1的一半。在一些示例性实施例中，宽度W2等于或基本等于间隔S1的约三分之一。例如，差值|W2-S1/3|的绝对值可以小于值(S1)/3的约10％。因此，从相邻的芯轴带32’生长的金属线38不会彼此连接，并且相邻的金属线38之间的间隔S2可以接近于芯轴带32’的宽度W1，间隔S2也可以接近于金属线38的宽度W2。
如图4所示，一些金属线38的底面与接触插塞28的顶面接触。因此金属线38电连接至下面的接触插塞28。
在选择性蚀刻步骤中去除掩模层34和芯轴带32’的剩余部分，从而留下金属线38。图5A和5B中示出了产生的结构，图5A和5B的结构是根据不同的实施例形成的结构。相应的步骤也示出为在图13中示出的工艺流程200中的步骤206。根据一些实施例，金属线38包括相互平行的部分。应当理解，金属线38可以形成多个环，每个环都围绕如图4中示出的一个芯轴带32’。因此，在形成金属线38之后，可以实施图案化步骤以去除金属线38的一些部分，并且去除一些不需要的金属线38。如图5A和图5B所示，剩余的金属线38包括一些覆盖接触插塞28的部分。
图5B示出了根据本申请的可选实施例的结构。图5B中的结构除了包括图5A中示出的部件之外，还包括额外的介电阻挡层40。根据一些实施例，例如，当金属线38包括铜时，介电阻挡层40形成在金属线38的顶面和侧壁上。在一些实施例中，介电阻挡层40是其水平部分的厚度T2与垂直部分的厚度T1彼此相等或彼此基本相等的共形层。例如，差值(|T1–T2|可以小于厚度T1和T2的约20％，并且可以小于厚度T1和T2的约10％，其中，T1是介电阻挡层40的垂直部分的厚度，而厚度T2是介电阻挡层40的水平部分的厚度。在本发明的可选实施例中，例如，当金属线38由基本不含铜的铝和/或钨形成时，则可以不形成介质阻挡层40，并且因此随后形成的IMD42(图6)与金属线38接触。
参考图6，在蚀刻停止层30上形成金属间电介质(IMD)42。相应的步骤示出为在图13中示出的工艺流程200中的步骤208。根据一些实施例，例如，IMD42包括具有低于3.0的介电常数(k值)的低k介电材料。IMD42可以包括BlackDiamond(黑钻石，应用材料公司的注册商标)、含碳低k介电材料等。IMD42可以使用旋涂、可流动化学汽相沉积(FCVD)等形成。在本发明的可选实施例中，IMD42使用诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)等的沉积方法形成。IMD42的顶面高于金属线38的顶面。
根据一些实施例，在形成IMD42后，形成蚀刻停止层44。蚀刻停止层44包括不同于IMD42的材料。在一些实施例中，蚀刻停止层44包括碳化硅、氮氧化硅、碳氮化硅等。
图7至图9示出了根据本发明的一些实施例的在形成通孔的中间阶段的截面图。参考图7，在蚀刻停止层44上方施加光刻胶46，随后实施图案化步骤以去除光刻胶46的一些部分。从而在光刻胶46中形成开口48。
接下来，将图案化的光刻胶46用作蚀刻掩模以蚀刻下面的蚀刻停止层44和IMD42，从而在IMD42中形成如图8所示的通孔开口50。相应的步骤示出为在图13中示出的工艺流程200中的步骤210。然后去除光刻胶46(图7)。通孔开口50与一些金属线38对准，并且因此在蚀刻步骤之后，金属线38的顶面暴露。可以使用时间模式实施蚀刻，从而如果发生未对准，并且通孔开口50不期望地稍微从金属线38的中心处偏移，所产生的通孔开口50的底部仍高于IMD42的底面。在发生未对准的情况下，一根(或多根)金属线38的顶面和侧壁，可以暴露于相应的通孔开口50。通孔开口50的底面因此处于金属线38的顶面和底面之间的中间水平面处。通孔开口50可以具有诸如正方形、圆形、椭圆形等的顶视形状。
参考图9，在如图8所示的通孔开口50中形成通孔52。相应的步骤示出为在图13中示出的工艺流程200中的步骤212。根据本发明的一些实施例，通孔52的形成包括在通孔开口50中选择性地沉积诸如金属的导电材料，但是不沉积在蚀刻停止层44的顶面上。通孔52可以包括钨、铝、铜或这些材料的合金。
根据本发明的一些实施例，使用CVD方法实施通孔52的形成。在相应的化学反应过程中，晶圆100的温度可以在约100℃和约400℃之间的范围内。工艺气体的压力可以在约1托和约100托之间的范围内。反应气体可以包括含铜气体、含钨气体(诸如WF6)或含铝气体(诸如AlH(CH3)2)，这取决于通孔52中包括何种金属。结果，通孔52可以包括钨、铝、铜或它们的合金。此外，在用于形成通孔52的工艺气体中也可以包括诸如H2、NH3的其他工艺气体和诸如N2、Ar等的一些载气。通孔52的形成是受控制的，所以当通孔52的形成结束时，通孔52的顶面与蚀刻停止层44的顶面基本平齐或稍微低于蚀刻停止层44的顶面。
在本发明的可选实施例中，通孔52的形成包括毯式沉积导电阻挡层(未单独示出)，形成诸如铜层的晶种层，然后实施镀工艺(诸如，电镀或化学镀)以镀诸如铜或铜合金的金属。导电阻挡层可以包括钛、氮化钛、钽、氮化钽等。实施诸如CMP的平坦化工艺以去除导电材料、晶种层和所镀金属中位于蚀刻停止层44的顶面上方的多余部分。导电材料、晶种层和所镀金属的剩余部分形成通孔52。
图10和图11示意性地示出了包括金属线56和相应的覆盖通孔60的额外的金属层的形成。图10示出了金属线56的形成。相应的步骤示出为在图13中示出的工艺流程200中的步骤214。接下来，如图10所示，形成IMD54以填充金属线56之间的间隙，随后形成蚀刻停止层58。金属线56、IMD54和蚀刻停止层58的形成细节与图1至图5B示出的细节基本上相同，其中，金属线56、IMD54和蚀刻停止层58分别对应于金属线38、IMD42和蚀刻停止层44。因此此处不再重复形成图10中的结构的细节。
图11示出了通孔60的形成。相应的步骤示出为在图13中示出的工艺流程200中的步骤216。形成工艺和材料与形成通孔52的形成工艺和材料基本上相同，并因此此处不再重复。在随后的工艺中，可以在图11中的结构上方形成更多的金属层和相应的通孔，其中，金属线和通孔电连接至金属线38和56以及通孔52和60。
图12示出了金属线38和通孔52的一部分的放大图，其中，放大图示出了图9中的部分62。在图12中使用虚线示出了芯轴带32’，因为芯轴带32’在图12中不再存在(这对应于图9中所示的步骤)。应当理解的是，由于芯轴带32’(图4)通过蚀刻芯轴层32(图1)而形成，因此，芯轴带32’的顶部宽度可以小于相应的底部宽度，并且可以具有倒梯形形状。结果，金属线38具有彼此相对的倾斜侧壁38A和38B。在一些实施例中，倾斜侧壁38A和38B的倾斜角α可以小于90度而大于约80度。此外，同一金属线38的相对侧壁38A和38B可以基本上彼此平行。此外，两根相邻的金属线38(诸如38-1和38-2)的上侧朝向彼此倾斜。或者说，金属线38-1的侧壁38A的顶部与金属线38-2的侧壁38A的顶部之间的距离S3小于金属线38-1的侧壁38A的底部与金属线38-2的侧壁38A的底部之间的距离S4。
此外，两根相邻的金属线38(诸如38-2和38-3)可以使其上侧远离彼此倾斜。或者说，金属线38-2的侧壁38B的顶部与金属线38-3的侧壁38B的顶部之间的距离S5大于金属线38-2的侧壁38B的底部与金属线38-3的侧壁38B的底部之间的距离S6。如图12所示的倾斜的金属线38的图案可以重复。
图13示意性地示出了图1至图11中示出的工艺的工艺流程200。
本文中简要论述了工艺流程。在图1至图11的论述中可以找到工艺流程的具体细节。在步骤202中，如图1至图3所示，形成芯轴带32’。在图13中的工艺流程的步骤204中，在芯轴带32’的暴露侧壁上选择性地沉积金属线38，并且在图4中示出了相应的形成工艺。在图13中的工艺流程的步骤206中，去除芯轴带32’，从而留下金属线38，并且在图5中示出了相应的形成工艺。在图13中的工艺流程的步骤208中，形成IMD42以填充金属线38之间的间隙，并且在图6中示出了相应的形成工艺。在图13中的工艺流程的步骤210中，在IMD42中形成通孔开口，并且在图7中示出了相应的形成工艺。在图13中的工艺流程的步骤212中，在通孔开口中形成通孔52，并且在图9中示出了相应的形成工艺。在图13中的工艺流程的步骤214中，形成包括金属线56的额外的金属层，并且在图10中示出了相应的形成工艺。在图13中的工艺流程的步骤216中，在额外的金属线上方形成额外的通孔60，并且在图11中示出了相应的形成工艺。
本发明的实施例具有一些有利的特征。通过在不同的步骤中形成通孔和金属线，无需同时填充沟槽和通孔开口以形成金属线和通孔。因此，避免了具有高高宽比的传统的沟槽和通孔的填充。因此，根据本发明的实施例形成的产生的金属线和通孔不含形成在通孔和金属线中的空隙。此外，通过在芯轴的侧壁上选择性地生长金属线，避免了易于产生缝洞的传统的沟槽填充工艺。
根据本发明的一些实施例，一种方法包括：蚀刻芯轴层以形成芯轴带，以及在芯轴带的侧壁上选择性地沉积金属线。在选择性沉积期间，通过介电掩模掩蔽芯轴带的顶面。该方法还包括：去除芯轴层和介电掩模；用介电材料填充金属线之间的间隙；在介电材料中形成通孔开口，其中，金属线的顶面暴露于通孔开口；以及用导电材料填充通孔开口以形成通孔。
根据本发明的可选实施例，一种方法包括：形成蚀刻停止层；在蚀刻停止层上方形成芯轴层；在芯轴层上方形成介电掩模层；使用同一蚀刻掩模蚀刻介电掩模层和芯轴层以分别形成介电掩模和芯轴带，其中，暴露蚀刻停止层；在芯轴带的侧壁表面上选择性地沉积金属线，其中，金属线的材料不沉积在介电掩模的暴露表面和蚀刻停止层的暴露表面上；去除芯轴带和介电掩模；以及用介电层填充金属线之间的间隙。
根据本发明的又可选实施例，一种集成电路结构，包括金属线，其包括：第一倾斜侧壁；和与第一倾斜侧壁相对的第二倾斜侧壁。第一倾斜侧壁和第二倾斜侧壁向相同的第一方向倾斜。通孔位于金属线的顶面上方并且与金属线的顶面接触。
上面论述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，他们可以容易地使用本发明作为基础来设计或更改用于达到与本文所介绍实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种方法，包括：
蚀刻芯轴层以形成芯轴带；
在所述芯轴带的侧壁上选择性地沉积金属线，其中，在所述选择性地沉积期间，通过介电掩模来掩蔽所述芯轴带的顶面；
去除所述芯轴层和所述介电掩模；
用介电材料填充所述金属线之间的间隙；
在所述介电材料中形成通孔开口，所述金属线的顶面暴露于所述通孔开口；以及
用导电材料填充所述通孔开口以形成通孔。
2.根据权利要求1所述的方法，其中，蚀刻所述芯轴层以形成所述芯轴带包括：蚀刻含硅层以形成含硅带。
3.根据权利要求1所述的方法，其中，选择性地沉积所述金属线包括：选择性地沉积铜、钨、铝或它们的合金。
4.根据权利要求1所述的方法，还包括：
在所述芯轴层上方形成介电掩模层，其中，蚀刻所述介电掩模层以形成所述介电掩模。
5.根据权利要求1所述的方法，其中，选择性地沉积所述金属线包括化学汽相沉积。
6.根据权利要求1所述的方法，其中，填充所述通孔开口包括化学汽相沉积。
7.根据权利要求1所述的方法，还包括：在蚀刻所述芯轴层之前，在介电蚀刻停止层上方形成所述芯轴层，其中，在蚀刻所述芯轴层之后，暴露所述介电蚀刻停止层。
8.根据权利要求1所述的方法，其中，在蚀刻所述芯轴层之后，暴露位于所述芯轴层下面的导电部件，并且其中，所述金属线位于所述导电部件上方并且与所述导电部件接触。
9.一种方法，包括：
形成蚀刻停止层；
在所述蚀刻停止层上方形成芯轴层；
在所述芯轴层上方形成介电掩模层；
使用相同的蚀刻掩模蚀刻所述介电掩模层和所述芯轴层以分别形成芯轴带和介电掩模，其中，暴露所述蚀刻停止层；
在所述芯轴带的侧壁表面上选择性地沉积金属线，其中，所述金属线的材料不沉积在所述介电掩模的暴露表面上和所述蚀刻停止层的暴露表面上；
去除所述芯轴带和所述介电掩模；以及
用介电层填充所述金属线之间的间隙。
10.一种集成电路结构，包括：
第一金属线，包括：
第一倾斜侧壁；和
第二倾斜侧壁，与所述第一倾斜侧壁相对，其中，所述第一倾斜侧壁和所述第二倾斜侧壁向相同的第一方向倾斜；以及
第一通孔，位于所述第一金属线的顶面上方并且与所述第一金属线的顶面接触。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110556335A (zh) * 2018-05-30 2019-12-10 国际商业机器公司 采用选择性金属沉积的完全对准的通孔

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170040257A1 (en) * 2015-08-04 2017-02-09 International Business Machines Corporation Hybrid subtractive etch/metal fill process for fabricating interconnects
US10361158B2 (en) * 2017-08-29 2019-07-23 Micron Technology, Inc. Integrated assemblies having structures along a first pitch coupled with structures along a second pitch different from the first pitch
US10968522B2 (en) * 2018-04-02 2021-04-06 Elwha Llc Fabrication of metallic optical metasurfaces
JP2020155490A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体装置
US11910722B2 (en) * 2021-12-06 2024-02-20 International Business Machines Corporation Subtractive top via as a bottom electrode contact for an embedded memory
US20230290682A1 (en) * 2022-03-09 2023-09-14 International Business Machines Corporation Additive interconnect formation

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4810332A (en) * 1988-07-21 1989-03-07 Microelectronics And Computer Technology Corporation Method of making an electrical multilayer copper interconnect
CN101103459A (zh) * 2005-01-12 2008-01-09 国际商业机器公司 选择性金属敷镀形成的布线图案
CN101297391A (zh) * 2005-09-01 2008-10-29 美光科技公司 具有用于间距倍增的间隔物的掩膜图案及其形成方法
US20090093100A1 (en) * 2007-10-09 2009-04-09 Li-Qun Xia Method for forming an air gap in multilevel interconnect structure
US20120329267A1 (en) * 2011-06-21 2012-12-27 International Business Machines Corporation Interconnect structures and methods for back end of the line integration

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3887035B2 (ja) * 1995-12-28 2007-02-28 株式会社東芝 半導体装置の製造方法
US6355555B1 (en) * 2000-01-28 2002-03-12 Advanced Micro Devices, Inc. Method of fabricating copper-based semiconductor devices using a sacrificial dielectric layer
US6632741B1 (en) * 2000-07-19 2003-10-14 International Business Machines Corporation Self-trimming method on looped patterns
US6899796B2 (en) * 2003-01-10 2005-05-31 Applied Materials, Inc. Partially filling copper seed layer
US6884329B2 (en) * 2003-01-10 2005-04-26 Applied Materials, Inc. Diffusion enhanced ion plating for copper fill
US7198704B2 (en) * 2003-04-21 2007-04-03 Microfabrica Inc. Methods of reducing interlayer discontinuities in electrochemically fabricated three-dimensional structures
US20040222082A1 (en) * 2003-05-05 2004-11-11 Applied Materials, Inc. Oblique ion milling of via metallization
TWI312169B (en) * 2005-05-25 2009-07-11 Megica Corporatio Chip structure and process for forming the same
US8698316B2 (en) * 2010-03-11 2014-04-15 Yu-Lin Yen Chip package
JP2011243960A (ja) * 2010-04-21 2011-12-01 Elpida Memory Inc 半導体装置及びその製造方法
US9082769B2 (en) * 2011-02-07 2015-07-14 Rohm Co., Ltd. Semiconductor device and fabrication method thereof
US8652855B2 (en) * 2011-03-29 2014-02-18 Texas Instruments Incorporated Low resistance stacked annular contact
TWI505413B (zh) * 2011-07-20 2015-10-21 Xintec Inc 晶片封裝體及其製造方法
US8716100B2 (en) * 2011-08-18 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating metal-insulator-metal (MIM) capacitor within topmost thick inter-metal dielectric layers
KR20130040283A (ko) * 2011-10-14 2013-04-24 주식회사 동부하이텍 반도체 소자 및 그 제조방법
US8716124B2 (en) * 2011-11-14 2014-05-06 Advanced Micro Devices Trench silicide and gate open with local interconnect with replacement gate process
US9373586B2 (en) * 2012-11-14 2016-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Copper etching integration scheme
KR20150058778A (ko) * 2013-11-21 2015-05-29 삼성전자주식회사 반도체 장치 및 그 제조 방법, 상기 반도체 장치를 포함하는 반도체 패키지 및 그 제조 방법
JP2015141929A (ja) * 2014-01-27 2015-08-03 マイクロン テクノロジー， インク． 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4810332A (en) * 1988-07-21 1989-03-07 Microelectronics And Computer Technology Corporation Method of making an electrical multilayer copper interconnect
CN101103459A (zh) * 2005-01-12 2008-01-09 国际商业机器公司 选择性金属敷镀形成的布线图案
CN101297391A (zh) * 2005-09-01 2008-10-29 美光科技公司 具有用于间距倍增的间隔物的掩膜图案及其形成方法
US20090093100A1 (en) * 2007-10-09 2009-04-09 Li-Qun Xia Method for forming an air gap in multilevel interconnect structure
US20120329267A1 (en) * 2011-06-21 2012-12-27 International Business Machines Corporation Interconnect structures and methods for back end of the line integration

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110556335A (zh) * 2018-05-30 2019-12-10 国际商业机器公司 采用选择性金属沉积的完全对准的通孔

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US11908789B2 (en) 2024-02-20
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