TWI420671B - 薄膜電晶體 - Google Patents
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Description
本發明是有關於一種半導體元件，且特別是有關於一種薄膜電晶體。
隨著現代資訊科技的進步，各種不同規格的顯示器已被廣泛地應用在消費者電子產品的螢幕之中，例如手機、筆記型電腦、數位相機以及個人數位助理(PDAs)等。在這些顯示器中，由於液晶顯示器(liquid crystal displays,LCD)及有機電激發光顯示器(Organic Electroluminesence Display,OELD或稱為OLED)具有輕薄以及消耗功率低的優點，因此在市場中成為主流商品。LCD與OLED的製程包括將半導體元件陣列排列於基板上，而半導體元件包含薄膜電晶體(thin film transistors,TFTs)。
傳統上來說，薄膜電晶體包括頂閘型薄膜電晶體(top-gate TFTs)以及底閘型薄膜電晶體(bottom-gate TFTs)。這些TFTs只有(僅有)一層半導體層作為主動層或通道層，因此，若受到前光源、背光源或外界光源的照射，則TFTs的半導體層很容易產生光漏電流(photo current leakage)。光漏電流會導致殘影進而使顯示器的顯示品質下降。
有鑑於此，本發明提供一種可以降低光漏電流的薄膜電晶體。
本發明提出一種薄膜電晶體，其包括閘極、電極對、配置於閘極與電極對之間的第一半導體層以及配置於第一半導體層與電極對之間的半導體疊層。半導體疊層包括第二半導體層以及至少一半導體層組。第二半導體層鄰近於電極對設置，半導體層組包括第三半導體層以及第四半導體層。此外，第三半導體層夾於第二半導體層與第四半導體層之間。特別是，第三半導體層之導電率實質上小於第二半導體層之導電率及第四半導體層之導電率。
本發明另提出一種薄膜電晶體，其包括閘極、電極對、以及配置於閘極上或配置於閘極下方的半導體層。半導體層包括至少一個第一半導體區域、至少一個第二半導體區域以及至少一個半導體區域組。第二半導體區域配置於第一半導體區域之至少一側，半導體區域組包括第三半導體區域以及第四半導體區域。此外，第二半導體區域與第四半導體區域包夾第三半導體區域。特別是，第三半導體區域之導電率實質上小於第二半導體區域之導電率及第四半導體區域之導電率。
基於上述，本發明之TFT具有至少一半導體層組，其包含第三半導體層及第四半導體層，且第三半導體層之導電率實質上小於第四半導體層之導電率。因此，在第三半導體層與第四半導體層的接面(junction)可形成內建電場以作為電洞阻障(hole barrier)之用。在半導體疊層中的電洞阻障可以有效地降低TFT的光漏電流。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是依照本發明之第一實施例之一種TFT的剖面示意圖。圖1A是圖1中之區域R的局部放大示意圖。請參照圖1與圖1A，本實施例中之薄膜電晶體包括閘極G、電極對S與D、第一半導體層104以及半導體疊層110。
閘極G配置於基板100上。基板100可以由玻璃、石英、有機聚合物(organic polymer)、非光透射/反射(non-light-transmissive/reflective)材料(例如導電物質、金屬、晶圓、陶瓷等)或其他適合的材料製作而成。當基板100是由導電物質或金屬製作而成時，則會覆蓋一層絕緣層(未繪示)在基板100上以防止短路。此外，基於導電率的考量，閘極G通常由金屬材料製作而成。根據本發明的其他實施例，閘極G也可以由其他的導電材質(例如合金、金屬氮化物、金屬氧化物、金屬氮氧化物或其他適合的材料)或是由包含金屬材料及其他導電材料之堆疊層製作而成。
在本實施例中，絕緣層102更進一步地配置於基板100上以覆蓋閘極G。絕緣層102在此可稱為閘絕緣層。絕緣層102可以由無機材料(例如氧化矽、氮化矽或氮氧化矽)、有機材料或是由包含絕緣材料及其他絕緣材料之堆疊層製作而成。
第一半導體層104配置於閘極G上方的絕緣層102上。第一半導體層104在此可稱為通道層或主動層。第一半導體層104包括含矽半導體材料或金屬氧化物半導體材料。其中，含矽半導體材料可為本質(或稱為本徵)半導體材料，其例如是非晶矽、多晶矽、微晶矽或單晶矽等。而金屬氧化物半導體材料包括銦鎵鋅氧化物(Indium-Gallium-Zinc Oxide,IGZO)、銦鋅氧化物(Indium-Zinc Oxide,IZO)、鎵鋅氧化物(Gallium-Zinc Oxide,GZO)、鋅錫氧化物(Zinc-Tin Oxide,ZTO)、銦錫氧化物(Indium-Tin Oxide,ITO)或其他適合的金屬氧化物半導體材料。在其他的實施例中，第一半導體層104也許具有較低的導電率。
電極對S與D配置於第一半導體層上，電極對S、D在此分別稱為源極與汲極。基於導電率的考量，源極S與汲極D通常由金屬材料製作而成。根據本發明的其他實施例，源極S與汲極D可以由其他的導電材質(例如合金、金屬氮化物、金屬氧化物、金屬氮氧化物或其他適合的材料)或是由包含金屬材料及其他導電材料之堆疊層製作而成。
半導體疊層110配置於第一半導體層104與電極對S,D之間。根據一實施例，半導體疊層110包括第二半導體層108以及至少一半導體層組106。本發明並未限制半導體層組106的數目。為了清楚地說明本實施例，本實施例中是以在半導體疊層110中形成一組半導體層組106為例來說明。然而，在其他的實施例中，也可以在半導體疊層110中形成兩組或兩組以上之半導體層組106。在此，半導體疊層110可稱為歐姆接觸層(ohmic contact layer)。
第二半導體層108鄰近於電極對S,D設置。在本實施例中，第二半導體層108配置於第一半導體層104與電極對S,D之間且與電極對S,D接觸。第二半導體層108之導電率實質上大於第一半導體層104之導電率。第二半導體層108包括經摻雜的含矽(doped silicon-containing)半導體材料或金屬氧化物半導體材料。其中，經摻雜的含矽半導體材料可為摻雜非晶矽、摻雜多晶矽、摻雜微晶矽或摻雜單晶矽等。而金屬氧化物半導體材料是富含金屬(metal-rich)的金屬氧化物半導體材料，例如是富含金屬的銦鎵鋅氧化物(Indium-Gallium-Zinc Oxide,IGZO)、富含金屬的銦鋅氧化物(Indium-Zinc Oxide,IZO)、富含金屬的鎵鋅氧化物(Gallium-Zinc Oxide,GZO)、富含金屬的鋅錫氧化物(Zinc-Tin Oxide,ZTO)、富含金屬的銦錫氧化物(Indium-Tin Oxide,ITO)或其他適合的富含金屬的金屬氧化物半導體材料，以使第二半導體層108實質上大於第一半導體層104之導電率。
所述至少一半導體層組106包括第三半導體層106a以及第四半導體層106b。第三半導體層106a夾於第二半導體層108與第四半導體層106b之間，且第四半導體層106b夾於第三半導體層106a與第一半導體層104之間。特別是，第三半導體層106a之導電率實質上小於第二半導體層108之導電率及第四半導體層106b之導電率。此外，第三半導體層106a之導電率實質上大於或等於第一半導體層104之導電率。根據本實施例中，第三半導體層106a的材質與第一半導體層104的材質相同或類似。舉例來說，第三半導體層106a包括含矽半導體材料或金屬氧化物半導體材料。所述含矽半導體材料可為本質(或稱為本徵)半導體材料，其例如是未經摻雜(non-doped)非晶矽、未經摻雜多晶矽、未經摻雜微晶矽或未經摻雜單晶矽等。而金屬氧化物半導體材料包括銦鎵鋅氧化物(Indium-Gallium-Zinc Oxide,IGZO)、銦鋅氧化物(Indium-Zinc Oxide,IZO)、鎵鋅氧化物(Gallium-Zinc Oxide,GZO)、鋅錫氧化物(Zinc-Tin Oxide,ZTO)、銦錫氧化物(Indium-Tin Oxide,ITO)或其他適合的金屬氧化物半導體材料。金屬氧化物半導體材料較佳的是選擇是富含氧(oxygen-rich)的金屬氧化物半導體材料，例如是富含氧的銦鎵鋅氧化物(Indium-Gallium-Zinc Oxide,IGZO)、富含氧的銦鋅氧化物(Indium-Zinc Oxide,IZO)、富含氧的鎵鋅氧化物(Gallium-Zinc Oxide,GZO)、富含氧的鋅錫氧化物(Zinc-Tin Oxide,ZTO)、富含氧的銦錫氧化物(Indium-Tin Oxide,ITO)或其他適合的富含氧的金屬氧化物半導體材料。
再者，第四半導體層106b的材質與第二半導體層108的材質相同或類似。舉例來說，第四半導體層106b包括經摻雜的含矽半導體材料或金屬氧化物半導體材料。所述經摻雜的含矽半導體材料可為摻雜非晶矽、摻雜多晶矽、摻雜微晶矽或摻雜單晶矽等。而金屬氧化物半導體材料是富含金屬的(metal-rich)金屬氧化物半導體材料，例如是富含金屬的銦鎵鋅氧化物(Indium-Gallium-Zinc Oxide,IGZO)、富含金屬的銦鋅氧化物(Indium-Zinc Oxide,IZO)、富含金屬的鎵鋅氧化物(Gallium-Zinc Oxide,GZO)、富含金屬的鋅錫氧化物(Zinc-Tin Oxide,ZTO)、富含金屬的銦錫氧化物(Indium-Tin Oxide,ITO)或其他適合的富含金屬的金屬氧化物半導體材料。
如圖1所示之本實施例，TFT具有半導體疊層110，其包括第二半導體層108、第三半導體層106a以及第四半導體層106b，且半導體疊層110位於第一半導體層104與電極對S,D之間。第三半導體層106a之導電率實質上小於第二半導體層108之導電率及第四半導體層106b之導電率。當未施加偏壓於所述TFT時，在第三半導體層106a與第四半導體層106b之接面形成有內建電場E3以作為電洞阻障，如圖1A所示。更詳細地說，因為第三半導體層106a之導電率(例如以未經摻雜的含矽半導體材料作為範例)實質上小於第四半導體層106b之導電率(例如以經摻雜的含矽半導體材料作為範例)，所以在第四半導體層106b中的載子(例如自由電子)會擴散至第三半導體層106a，使得空間電荷(space-charge)區域分佈在靠近所述接面之第四半導體層106b中。換句話說，內建電場E3的形成是因為第三半導體層106a與第四半導體層106b之間的接面具有離子化(ionized)的載子之故。特別是，第二半導體層108與第三半導體層106a之間所形成的內建電場E1之方向與內建電場E3之方向相反，且第四半導體層106b與第一半導體層104之間所形成的內建電場E2之方向也與內建電場E3之方向相反。倘若TFT產生光電流，則內建電場E3(作為電洞阻障之用)便能有效地抑制電洞流從第一半導體層104注入源極S，因而可降低TFT的光漏電流。
圖2是依照本發明之第一實施例之TFT的剖面示意圖。圖2所示之實施例相似於圖1所示之實施例，因此圖2中與圖1相同元件以相同標號表示，且在此不予贅述。圖2所示之實施例與圖1所示之實施例不同之處在於TFT更包括附加半導體層(additional semiconductor layer)120，其配置於半導體疊層110之第二半導體層108與電極對S,D之間。此附加半導體層120的材質與第一半導體層104及第三半導體層106a的材質相同或類似。因此，附加半導體層120包括含矽半導體材料或金屬氧化物半導體材料。所述含矽半導體材料可為本質(或稱為本徵)半導體材料，其例如是非晶矽、多晶矽、微晶矽或單晶矽等。而金屬氧化物半導體材料包括銦鎵鋅氧化物(Indium-Gallium-Zinc Oxide,IGZO)、銦鋅氧化物(Indium-Zinc Oxide,IZO)、鎵鋅氧化物(Gallium-Zinc Oxide,GZO)、鋅錫氧化物(Zinc-Tin Oxide,ZTO)、銦錫氧化物(Indium-Tin Oxide,ITO)或其他適合的金屬氧化物半導體材料。
圖3是依照本發明之第一實施例之TFT的剖面示意圖。圖3所示之實施例相似於圖1所示之實施例，因此圖3中與圖1相同元件以相同標號表示，且在此不予贅述。圖3所示之實施例與圖1所示之實施例不同之處在於TFT更包括緩衝層(buffer layer)130，其配置於第一半導體層104與半導體疊層110之第四半導體層106b之間。特別是，緩衝層130之導電率從第一半導體層104往半導體疊層110之第四半導體層106b逐漸增加。更詳細地說，靠近第一半導體層104的緩衝層130之導電率實質上小於靠近半導體疊層110之第四半導體層106b的緩衝層130之導電率，且緩衝層130之導電率從第一半導體層104往半導體疊層110之第四半導體層106b逐漸增加。緩衝層130可以由具有梯度摻雜濃度(gradient dopant concentration)的摻雜含矽半導體材料來形成，或是由具有梯度氧濃度(gradient oxygen)或梯度金屬濃度的金屬氧化物半導體材料來形成。上述之經摻雜的含矽半導體材料可為摻雜非晶矽、摻雜多晶矽、摻雜微晶矽或摻雜單晶矽等。金屬氧化物半導體材料包括銦鎵鋅氧化物(Indium-Gallium-Zinc Oxide,IGZO)、銦鋅氧化物(Indium-Zinc Oxide,IZO)、鎵鋅氧化物(Gallium-Zinc Oxide,GZO)、鋅錫氧化物(Zinc-Tin Oxide,ZTO)、銦錫氧化物(Indium-Tin Oxide,ITO)或其他適合的金屬氧化物半導體材料。在另一實施例中，圖2中的附加半導體層120也可以應用在圖3的結構中。
圖4是依照本發明之第一實施例之一種TFT的剖面示意圖。圖4所示之實施例相似於圖1所示之實施例，因此圖4中與圖1相同元件以相同標號表示，且在此不予贅述。圖4所示之實施例與圖1所示之實施例不同之處在於TFT更包括介電島狀物(dielectric island)140，其配置於第一半導體層104上以及位於第一半導體層104與半導體疊層110之間。介電島狀物140也可稱之為蝕刻終止(etching stop)島狀物，用以保護第一半導體層104。介電島狀物140可包括氮化矽、氮氧化矽、氧化矽或其他適合的介電材質。在其他的實施例中，圖2中的附加半導體層120及圖3中的緩衝層130至少其中之一也可以應用在圖4的結構中。
圖5是依照本發明之第一實施例之一種TFT的剖面示意圖。圖5所示之實施例相似於圖1所示之實施例，因此圖5中與圖1相同元件以相同標號表示，且在此不予贅述。圖5所示之實施例與圖1所示之實施例不同之處在於電極對S,D配置於絕緣層102上，且第一半導體層104配置於電極對S,D及絕緣層102上。此外，半導體疊層110之第二半導體層108配置於電極對S,D上，第三半導體層106a配置於第二半導體層108上，且第四半導體層106b配置於第三半導體層106a上。在其他的實施例中，圖2中的附加半導體層120及圖3中的緩衝層130至少其中之一也可以應用在圖5的結構中。
在圖1至圖5所示的TFTs中，閘極G皆配置於第一半導體層104下方，因此這些TFTs即所謂的底閘型薄膜電晶體。然而，本發明並不以此為限，根據其他的實施例，半導體疊層也可應用在頂閘型薄膜電晶體，如圖6與圖7所示。
圖6是依照本發明之第一實施例之一種TFT的剖面示意圖。圖6所示之實施例相似於圖1所示之實施例，因此圖6中與圖1相同元件以相同標號表示，且在此不予贅述。圖6所示之實施例與圖1所示之實施例不同之處在於電極對S,D配置於閘極G下方，且第一半導體層104配置於電極對S,D及閘極G下方。因此，圖6中之TFT的第一半導體層104配置於基板100上，半導體疊層110配置於第一半導體層104上，電極對S,D配置於半導體疊層110上，絕緣層102配置於電極對S,D上，且閘極G配置於絕緣層102上。在其他的實施例中，圖2中的附加半導體層120及圖3中的緩衝層130至少其中之一也可以應用在圖6的結構中。
圖7是依照本發明之第一實施例之一種TFT的剖面示意圖。圖7所示之實施例相似於圖1所示之實施例，因此圖7中與圖1相同元件以相同標號表示，且在此不予贅述。圖7所示之實施例與圖1所示之實施例不同之處在於電極對S,D配置於閘極G下方，且第一半導體層104配置於電極對S,D及閘極G之間。因此，圖7中之TFT的電極對S,D配置於基板100上，半導體疊層110配置於電極對S,D上，第一半導體層104配置於半導體疊層110上，絕緣層102配置於第一半導體層104上，且閘極G配置於絕緣層102上。在其他的實施例中，圖2中的附加半導體層120及圖3中的緩衝層130至少其中之一也可以應用在圖7的結構中。
對於上述之TFTs，基於電極對S,D與第一半導體層104之間的電性連接的考量，電極對S,D與半導體疊層110之第二半導體層108接觸為較佳實施例，然而本發明並非限定於此。
圖8是依照本發明之第二實施例之一種TFT的剖面示意圖。請參照圖8，本實施例之薄膜電晶體包括閘極G、電極對S與D以及半導體層202。
半導體層202配置於基板200。基板200可以由玻璃、石英、有機聚合物、非光透射/反射材料(例如導電物質、金屬、晶圓、陶瓷等)或其他適合的材料製作而成。當基板200是由導電物質或金屬製作而成時，則會覆蓋一層絕緣層(未繪示)在基板200上以防止短路。半導體層202包括含矽半導體材料，其例如是多晶矽、微晶矽、單晶矽或非晶矽。除此之外，半導體層202包括至少一第一半導體區域210、至少一第二半導體區域212,222以及至少一半導體區域組214,224。於此，第一半導體區域210可稱作通道區域或主動區域。
在本實施例中，是以二個第二半導體區域212,222配置於第一半導體區域210的兩側，半導體區域組214配置於第一半導體區域210與第二半導體區域212之間，且半導體區域組224配置於第一半導體區域210與第二半導體區域222之間為例來說明。然而，本發明並未限制第一半導體區域、第二半導體區域及半導體區域組的數量。第二半導體區域212及半導體區域組214在此可稱作歐姆接觸區(ohmic contact regions)，同樣地，第二半導體區域222及半導體區域組224在此也可稱作歐姆接觸區。
半導體區域組214包括第三半導體區域214a以及第四半導體區域214b，且第三半導體區域214a夾於第二半導體區域212與第四半導體區域214b之間。半導體區域組224包括第三半導體區域224a以及第四半導體區域224b，且夾第三半導體區域224a夾於第二半導體區域222與第四半導體區域224b之間。
根據本發明的一實施例，第一半導體區域210之導電率實質上小於第二半導體區域212,222之導電率以及半導體區域組214,224之導電率。舉例而言，第一半導體區域210是本質(或稱為本徵)半導體區域或是未經摻雜之半導體區域，其中第二半導體區域212,222及半導體區域組214,224為經摻雜的半導體區域(例如是摻雜n型(n-type)或p型(p-type)的半導體區域)。更特別地是，第三半導體區域214a之導電率(以摻雜濃度為例)實質上小於第二半導體區域212之導電率(以摻雜濃度為例)以及第四半導體區域214b之導電率(以摻雜濃度為例)。第三半導體區域224a之導電率實質上小於第二半導體區域222之導電率及第四半導體區域224b之導電率。此外，第三半導體區域214a,224a實質上大於或等於第一半導體區域210之導電率。
絕緣層204覆蓋半導體層202，絕緣層204在此稱作閘絕緣層。絕緣層204可以由無機材料(例如氧化矽、氮化矽或氮氧化矽)、有機材料或是由包含絕緣材料及其他絕緣材料之堆疊層製作而成。
閘極G配置於絕緣層204上。基於導電率的考量，閘極G通常由金屬材料製作而成。根據本發明的其他實施例，閘極G可以由其他的導電材質(例如合金、金屬氮化物、金屬氧化物、金屬氮氧化物或其他適合的材料)或是由包含金屬材料及其他導電材料之堆疊層製作而成。
保護層206進一步地覆蓋在閘極G上。保護層206可以由有機材料(例如是聚酯(polyester)、聚乙烯(polyethylene)、環烯烴(cycloolefin)、聚醯亞胺(polyimide)、聚醯胺(polyamide)、聚醇類(polyalcohols)、聚苯(polyphenylene)、聚醚(polyether)、聚酮(polyketone)或其他適合的材料及其組合)或是由包含絕緣材料及其他絕緣材料之堆疊層製作而成。
電極對S,D配置於保護層206內及保護層206上，且電極對S,D與第二半導體區域212,222直接接觸。電極對S與D在此稱作源極與汲極。基於導電率的考量，源極S與汲極D通常由金屬材料製作而成。根據本發明的其他實施例，源極S與汲極D可以由其他的導電材質(例如合金、金屬氮化物、金屬氧化物、金屬氮氧化物或其他適合的材料)或是由包含金屬材料及其他導電材料之堆疊層製作而成。
圖8中之TFT的半導體層202包括至少一第一半導體區域210、至少一第二半導體區域212/222以及至少一半導體區域組214/224。所述半導體區域組214/224包括第三半導體區域214a/224a以及第四半導體區域214b/224b。第三半導體區域214a/224a之導電率實質上小於第二半導體區域212/222之導電率以及第四半導體區域214b/224b之導電率。當未施加偏壓於TFT時，在第三半導體區域214a/224a與第四半導體區域214b/224b之接面形成有內建電場E3以作為電洞阻障之用。類似於圖1A之第一實施例，因為第三半導體區域214a/224a之導電率(例如以本質(或稱為本徵)半導體區域作為範例)實質上小於第四半導體區域214b/224b之導電率(例如以經掺雜之半導體區域作為範例)，所以在第四半導體區域214b/224b中的載子(例如自由電子)會擴散至第三半導體區域214a/224a，使得空間電荷區域分佈在靠近接面之第四半導體區域214b/224b中。因此，內建電場的形成是因為在第三半導體區域214a/224a與第四半導體區域214b/224b之接面具有離子化(ionized)的載子。特別是，第二半導體區域212,222與第三半導體區域214a/224a之間形成的內建電場之方向與前述內建電場之方向相反。類似地，第四半導體區域214b/224b與第一半導體區域210之間形成的內建電場之方向也與前述內建電場之方向相反。倘若TFT產生光電流，則內建電場(作為電洞阻障之用)便能有效地抑制光電洞流從第一半導體區域210流向源極S，以降低TFT的光漏電流。
圖9是依照本發明之第二實施例之一種TFT的剖面示意圖。圖9所示之實施例相似於圖8所示之實施例，因此圖9中與圖8相同元件以相同標號表示，且在此不予贅述。圖9所示之實施例與圖8所示之實施例不同之處在於TFT的半導體層202更包括附加半導體區域(additional semiconductor region)216/226。在本實施例中，是以半導體層202具有二個附加半導體區域216與226為例來說明。附加半導體區域216配置於第二半導體區域212與源極S之間，且附加半導體區域226配置於第二半導體區域222與汲極D之間。附加半導體區域216,226之導電率實質上大於或等於第一半導體區域210之導電率。
圖10是依照本發明之第二實施例之一種TFT的剖面示意圖。圖10所示之實施例相似於圖8所示之實施例，因此圖10中與圖8相同元件以相同標號表示，且在此不予贅述。圖10所示之實施例與圖8所示之實施例不同之處在於TFT的半導體層202更包括緩衝區域(buffer region)218/228。在本實施例中，是以半導體層202具有二個緩衝區域218與228為例來說明。緩衝區域218配置於第一半導體區域210與第四半導體區域214b之間，且緩衝區域228配置於第一半導體區域210與第四半導體區域224b之間。特別是，緩衝區域218之導電率從第一半導體區域210往第四半導體區域214b逐漸增加，且緩衝區域228之導電率從第一半導體區域210往第四半導體區域224b逐漸增加。更詳細地說，靠近第一半導體區域210的緩衝區域218/228之導電率實質上小於靠近第四半導體區域214b/224b的緩衝區域218/228之導電率，且緩衝區域218/228之導電率從第一半導體區域210往第四半導體區域214b/224b逐漸增加。緩衝區域218/228可以是具有梯度摻雜濃度的經摻雜半導體區域。
圖11是依照本發明之第二實施例之一種TFT的剖面示意圖。圖11所示之實施例相似於圖8所示之實施例，因此圖11中與圖8相同元件以相同標號表示，且在此不予贅述。圖11所示之實施例與圖8所示之實施例不同之處在於TFT的半導體層202配置於閘極G上方。因此，圖11中之TFT的閘極G是配置於基板200上，絕緣層204覆蓋閘極G，半導體層202配置於絕緣層204上，保護層206覆蓋半導體層202，且電極對S,D配置於保護層206上。在其他的實施例中，圖9中的附加半導體區域216/226及圖10中的緩衝區域218/228至少其中之一也可以應用在圖11的半導體層202中。
以下之範例1及比較例1-2是用來說明具有半導體疊層的TFT確實可以降低光漏電流。範例1之TFT具有如圖1所示之結構，其中半導體疊層110之第二半導體層108例如是n型摻雜(n-doped)非晶矽且厚度為200埃米(angstrom)。半導體疊層110之第三半導體層106a例如是未經摻雜非晶矽且厚度為100埃米。半導體疊層110之第四半導體層106b例如是n型摻雜非晶矽且厚度為300埃米。半導體疊層110在此稱為歐姆接觸層，半導體疊層110包括第二半導體層108以及至少一半導體層組106，其中半導體層組106包括第三半導體層106a及第四半導體層106b。比較例1中之TFT為傳統TFT，其僅具有一層大約200埃米之歐姆接觸層。比較例2中之TFT為傳統TFT，其僅具有一層大約600埃米之歐姆接觸層。
圖12至圖15所示為畫素保持能力(pixel holding capability)(即亦可表現出光漏電流)之電流電壓曲線(IV-curve)圖。在圖12至圖15中，範例1與比較例1-2的薄膜電晶體皆為液晶顯示器(LCD)的畫素的開關元件，X軸代表閘源極電壓(Vgs)且Y軸代表汲源極電流(Ids)。
請參照圖12至圖13，具有範例1與比較例1-2之薄膜電晶體的液晶顯示器是放置於黑暗的環境中。圖12是當薄膜電晶體的汲源極電壓(Vds)大約為5V時所得到的I-V曲線圖(Ids-Vgs curves)，圖13是當薄膜電晶體的汲源極電壓大約為15V時所得到的I-V曲線圖。如圖12至圖13所示，範例1的薄膜電晶體相較於比較例1-2之薄膜電晶體具有較低的漏電流(Ids)。特別是，當汲源極電壓愈高，漏電流(Ids)下降效應更加明顯。
請參照圖14至圖15具有範例1與比較例1-2之薄膜電晶體的液晶顯示器並未放置於黑暗的環境中，且上述液晶顯示器的背光模組提供了大約500尼特(nits)的亮度。類似地，圖14是當薄膜電晶體的汲源極電壓(Vds)大約為5V時所得到的I-V曲線圖，圖15是當薄膜電晶體的汲源極電壓大約為15V時所得到的I-V曲線圖。如圖14至圖15所示，範例1的薄膜電晶體相較於比較例1-2薄膜電晶體具有較低的光漏電流(Ids)。特別是，在圖14中範例1的光漏電流(Ids)與比較例1相較之下大約下降79.9%(在Vgs=-15V時)。在圖15中範例1的光漏電流與比較例1相較之下大約下降88.9%(在Vgs=-15V時)。
圖16至圖17所示為薄膜電晶體是作為驅動器(例如是閘極驅動電路(gate driver on array,GOA))之漏電流的IV曲線圖。在圖16至圖17中，範例1與比較例1-2的薄膜電晶體皆作為GOA的開關元件，X軸代表閘源極電壓(Vgs)且Y軸代表汲源極電流(Ids)。具有範例1與比較例1-2之薄膜電晶體的GOA是放置於黑暗的環境中。圖16是當薄膜電晶體的汲源極電壓(Vds)大約為30V時所得到的I-V曲線圖，圖17是當薄膜電晶體的汲源極電壓大約為50V時所得到的I-V曲線圖。如圖16至圖17所示，範例1的薄膜電晶體相較於比較例1-2具有較低的漏電流(Ids)。特別地是，在圖16中範例1的漏電流(Ids)與比較例1相較之下大約下降81.8%(在Vgs=0V時)。在圖17中範例1的光漏電流與比較例1相較之下大約下降87.2%(在Vgs=0V時)。
圖18所示為畫素充電能力(pixel charging capability)的IV曲線圖。圖19所示為寄生電阻(parasitic resistance)與薄膜電晶體之歐姆接觸層的厚度之關係示意圖。在圖18中，範例1與比較例1-2的薄膜電晶體皆作為液晶顯示器(LCD)的畫素的開關元件，X軸代表閘源極電壓(Vgs)且Y軸代表汲源極電流(Ids)。在圖19中範例1與比較例1-3的薄膜電晶體皆作為液晶顯示器(LCD)的畫素的開關元件，其中比較例3之薄膜電晶體為傳統TFT，其僅具有一層大約400埃米之歐姆接觸層。而左側Y軸代表寄生電阻，右側Y軸代表寄生電阻下降率。一般而言，如圖19所示，寄生電阻與歐姆接觸層和半導體層的相對厚度有關。而當寄生電阻愈低時，畫素充電能力就會愈好。如圖18所示，具有範例1之薄膜電晶體之畫素的充電能力比較例1-2相當。換句話說，範例1中薄膜電晶體的半導體疊層不影響畫素充電能力。
以上所述之實施例皆可應用在任何種類的顯示面板或其他任何與薄膜電晶體有關的顯示面板中。顯示面板包括液晶顯示面板(LCD panel)、自發光型顯示面板(self-emitting display panel,SED panel)、電泳顯示面板(EPD panel)、其他適合的顯示面板或任兩種以上之組合。LCD包括穿透型顯示面板、穿透反射型(trans-reflective)顯示面板、反射型顯示面板、彩色濾光片於陣列上(color filter on array)顯示面板、陣列於彩色濾光片上(array on color filter)顯示面板、垂直配向型(vertical alignment,VA)顯示面板、水平切換型(in plane switch,IPS)顯示面板、多域垂直配向型(multi-domain vertical alignment,MVA)顯示面板、扭曲向列型(twist nematic,TN)顯示面板、超扭曲向列型(super twist nematic,STN)顯示面板、圖案垂直配向型(patterned-silt vertical alignment,PVA)顯示面板、超級圖案垂直配向型(super patterned-silt vertical alignment,S-PVA)顯示面板、先進大視角型(advance super view,ASV)顯示面板、邊緣電場切換型(fringe field switching,FFS)顯示面板、連續焰火狀排列型(continuous pinwheel alignment,CPA)顯示面板、軸對稱排列微胞型(axially symmetric aligned micro-cell mode,ASM)顯示面板、光學補償彎曲排列型(optical compensation banded,OCB)顯示面板、超級水平切換型(super in plane switching,S-IPS)顯示面板、先進超級水平切換型(advanced super in plane switching,AS-IPS)顯示面板、極端邊緣電場切換型(ultra-fringe field switching,UFFS)顯示面板、高分子穩定配向型顯示面板、雙視角型(dual-view)顯示面板、三視角型(triple-view)顯示面板、三維顯示面板、藍相(blue phase)顯示面板、其它型顯示面板或上述之組合。自發光型顯示面板(SED panel)包括磷光電激發光(phosphorescence electro-luminescent)顯示面板、螢光(fluorescence)電激發光顯示面板或上述之組合，且自發光材質可以是有機材料、無機材料或其組合。再者，上述所提材料的分子大小包括小分子、聚合物或其組合。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200．．．基板
102、204．．．絕緣層
104．．．第一半導體層
106．．．半導體層組
106a‧‧‧第三半導體層
106b‧‧‧第四半導體層
108‧‧‧第二半導體層
110‧‧‧半導體疊層
120‧‧‧附加半導體層
130‧‧‧緩衝層
140‧‧‧第一半導體層
202‧‧‧半導體層
206‧‧‧保護層
210‧‧‧第一半導體區域
212、222‧‧‧第二半導體區域
214、224‧‧‧半導體區域組
214a、224a‧‧‧第三半導體區域
214b、224b‧‧‧第四半導體區域
216、226‧‧‧附加半導體區域
218、228‧‧‧緩衝區域
S‧‧‧源極
D‧‧‧汲極
G‧‧‧閘極
R‧‧‧區域
E1~E3‧‧‧內建電場
圖1~圖7是依照本發明之第一實施例之薄膜電晶體的剖面示意圖。
圖1A是圖1中之區域R的局部放大示意圖。
圖8~圖11是依照本發明之第二實施例之薄膜電晶體的剖面示意圖。
圖12~圖15所示為畫素保持能力(pixel holding capability)之電流電壓曲線(IV-curve)圖。
圖16~圖17為薄膜電晶體是作為驅動器(例如是閘極驅動電路(gate driver on array,GOA))之漏電流的IV曲線圖。
圖18所示為畫素充電能力(pixel charging capability)的IV曲線圖。
圖19所示為寄生電阻(parasitic resistance)與TFT中之歐姆接觸層的厚度之關係示意圖。
100．．．基板
102．．．絕緣層
104．．．第一半導體層
106．．．半導體層組
106a．．．第三半導體層
106b．．．第四半導體層
108．．．第二半導體層
110．．．半導體疊層
S．．．源極
D．．．汲極
G．．．閘極
R．．．區域
Claims (11)
- 一種薄膜電晶體，包括：一閘極以及一電極對；一第一半導體層，配置於該閘極與該電極對之間；一半導體疊層，配置於該第一半導體層與該電極對之間，其中該半導體疊層包括：一第二半導體層，鄰近於該電極對設置；以及至少一半導體層組，該半導體層組包括一第三半導體層以及一第四半導體層，該第三半導體層夾於該第二半導體層與該第四半導體層之間，其中該第三半導體層之導電率實質上小於該第二半導體層之導電率及該第四半導體層之導電率，其中該第三半導體層之導電率實質上大於或等於第一半導體層之導電率。
- 如申請專利範圍第1項所述之薄膜電晶體，更包括一附加半導體層，配置於該半導體疊層之該第二半導體層與該電極對之間。
- 如申請專利範圍第1項所述之薄膜電晶體，更包括一緩衝層，配置於該第一半導體層與該半導體疊層之該第四半導體層之間，該緩衝層之導電率由該第一半導體層往該半導體疊層之該第四半導體層逐漸增加。
- 如申請專利範圍第1項所述之薄膜電晶體，其中該電極對與該第二半導體層接觸。
- 如申請專利範圍第1項所述之薄膜電晶體，其中該 閘極配置於該第一半導體層下方。
- 如申請專利範圍第1項所述之薄膜電晶體，其中該電極對配置於該第一半導體層下方。
- 如申請專利範圍第1項所述之薄膜電晶體，更包括一介電島狀物，配置於該第一半導體層上且位於該第一半導體層與該半導體疊層之間。
- 一種薄膜電晶體，包括：一閘極以及一電極對；一半導體層，配置於該閘極上或配置於該閘極下方，其中該半導體層包括：至少一第一半導體區域；至少一第二半導體區域，配置於該第一半導體區域之至少一側；以及至少一半導體區域組，該半導體區域組包括一第三半導體區域以及一第四半導體區域，該第三半導體區域夾於該第二半導體區域與該第四半導體區域之間，其中該第三半導體區域之導電率實質上小於該第二半導體區域之導電率及該第四半導體區域之導電率，其中該第三半導體區域之導電率實質上大於或等於該第一半導體區域之導電率。
- 如申請專利範圍第8項所述之薄膜電晶體，更包括至少一附加半導體區域，配置於該第二半導體區域與該電極對之間。
- 如申請專利範圍第8項所述之薄膜電晶體，更包 括至少一緩衝區域，配置於該第一半導體區域與該第四半導體區域之間，該緩衝區域之導電率由該第一半導體區域往該第四半導體區域逐漸增加。
- 如申請專利範圍第8項所述之薄膜電晶體，其中該電極對與該第二半導體區域接觸。
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