CN105261609B - 半导体器件封装件、封装方法和封装的半导体器件 - Google Patents

半导体器件封装件、封装方法和封装的半导体器件 Download PDF

Info

Publication number
CN105261609B
CN105261609B CN201510397288.5A CN201510397288A CN105261609B CN 105261609 B CN105261609 B CN 105261609B CN 201510397288 A CN201510397288 A CN 201510397288A CN 105261609 B CN105261609 B CN 105261609B
Authority
CN
China
Prior art keywords
conductive component
interconnection structure
semiconductor devices
width
encapsulation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510397288.5A
Other languages
English (en)
Other versions
CN105261609A (zh
Inventor
陈宪伟
吴集锡
余振华
叶德强
吴伟诚
曾建富
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN105261609A publication Critical patent/CN105261609A/zh
Application granted granted Critical
Publication of CN105261609B publication Critical patent/CN105261609B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)

Abstract

本发明公开了半导体器件封装件、封装方法以及封装的半导体器件。在一些实施例中，用于半导体器件的封装件包括集成电路管芯安装区域和集成电路管芯安装区域周围的模塑料。互连结构位于模塑料和集成电路管芯安装区域上方。保护图案位于互连结构周围的封装件的周边区域中。保护图案包括：第一导电部件，在第二导电部件附近垂直地位于封装件内。第一导电部件具有第一宽度，并且第二导电部件具有第二宽度。第二宽度大于第一宽度。本发明还涉及半导体器件封装件、封装方法和封装的半导体器件。

Description

半导体器件封装件、封装方法和封装的半导体器件
优先权声明和交叉引用
本申请是2014年7月8日提交的标题为“Semiconductor Device Packages,Packaging Methods,and Packaged Semiconductor Devices”的美国专利申请第14/326,249号的部分继续申请，其全部内容通过引用结合于此作为参考。
技术领域
本发明涉及半导体器件封装件、封装方法和封装的半导体器件。
背景技术
半导体器件用于各种电子应用中，诸如个人电脑、移动手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层并且使用光刻图案化各个材料层以在该各个材料层上形成电路组件和元件来制造半导体器件。
通常在单个半导体晶圆上制造数十或数百的集成电路。通过沿着划线锯切集成电路来分割单个的管芯。然后，以多芯片模式或以其他封装类型来单独地封装单独的管芯。
半导体产业通过持续降低最小部件尺寸来不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件被集成到给定的面积内。在一些应用中，这些诸如集成电路管芯的更小的电子组件也需要更小的封装件，这些更小的封装件比过去的封装件占用更少的面积。
发明内容
为了解决现有技术中的问题，根据本发明的一些实施例，提供了一种用于半导体器件的封装件，包括：集成电路管芯安装区域；模塑料，设置在所述集成电路管芯安装区域周围；互连结构，设置在所述模塑料和所述集成电路管芯安装区域上方；以及保护图案，设置在所述互连结构周围的所述封装件的周边区域中，其中，所述保护图案包括：第一导电部件，靠近第二导电部件垂直设置在所述封装件内，其中所述第一导电部件包括第一宽度，所述第二导电部件包括第二宽度，所述第二宽度大于所述第一宽度。
根据本发明的又一些实施例，提供了一种封装半导体器件的方法，包括：将集成电路管芯连接至载体；在所述集成电路管芯周围形成模塑料；在所述模塑料和所述集成电路管芯上方形成互连结构的第一材料层；在所述集成电路管芯周围的周边区域中的所述互连结构的所述第一材料层中形成保护图案的第一导电部件，所述第一导电部件包括第一宽度；在所述互连结构的所述第一材料层上方形成所述互连结构的第二材料层；在所述互连结构的所述第二材料层中形成所述保护图案的第二导电部件，所述第二导电部件靠近所述第一导电部件并且包括第二宽度，所述第二宽度不同于所述第一宽度；以及去除所述载体。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的一些实施例的封装的半导体器件的部分的截面图，其中，在封装件的周边区域中形成保护图案。
图2是根据一些实施例示出的封装的半导体器件的保护图案的顶视图。
图3是根据本发明的一些实施例的封装的半导体器件的部分的截面图，其中，在封装件的周边区域中的互连结构的导电部件层中形成保护图案。
图4是根据一些实施例的图3中所示的封装的半导体器件的部分的顶视图。
图5是根据本发明的一些实施例的封装的半导体器件的部分的截面图，其中，在封装件的周边区域中的互连结构的导电部件层中形成保护图案。
图6是根据一些实施例的图5中所示的封装的半导体器件的部分的顶视图。
图7是根据本发明的一些实施例的封装的半导体器件的部分的截面图，其中，在封装件的通孔层中形成保护图案的部分。
图8是根据一些实施例的图7中所示的封装的半导体器件的部分的顶视图。
图9是根据一些实施例的封装的半导体器件的部分的顶视图，示出了形成在封装件的角区中的保护图案的部分。
图10、图11、图12和图13是根据一些实施例的封装的半导体器件的角区的顶视图，示出了保护图案的一些示例性形状和布置。
图14是根据一些实施例示出的设置在包括保护图案的两个相邻封装的半导体器件之间的切割路径的顶视图。
图15是根据一些实施例的封装的半导体器件的截面图，其中，第一封装的半导体器件连接至第二封装的半导体器件。
图16是根据一些实施例的封装半导体器件的方法的流程图。
图17是根据一些实施例示出的包括保护图案的多个封装的半导体器件的顶视图。
图18是根据一些实施例的图17中所示的封装的半导体器件的部分的截面图。
图19是根据一些实施例的图18中所示的封装的半导体器件的部分的更详细的截面图。
图20是根据一些实施例的图17中所示的封装的半导体器件的部分的截面图。
图21是根据一些实施例示出的包括保护图案的封装的半导体器件的部分的截面图。
图22是根据一些实施例示出的图21中所示的包括保护图案的多个封装的半导体器件的顶视图。
图23示出了根据一些实施例的包括保护图案的封装的半导体器件的截面图。
图24是根据本发明的一些实施例示出的封装半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，本文可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以便于描述如图所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括使用或操作中的器件的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间关系描述符可以同样地作相应的解释。
本发明的一些实施例提供了：用于半导体器件的新的封装件、封装半导体器件的方法和封装的半导体器件，其中，保护图案形成在封装件的周边区域中。保护图案在切割期间保护封装件面积并且可以用于对准图案。在一些实施例中，保护图案包括具有不同宽度的堆叠的导电部件，将在下文进一步描述。
首先参考图1，示出了根据本发明的一些实施例的封装的半导体器件100的部分的截面图。封装的半导体器件100包括形成在封装件的周边区域110中的保护图案111。周边区域110具有包括保护图案111的保护图案面积。保护图案111包括一个或多个导电部件112，并且在一些实施例中包括金属图案，将在下文进一步描述。
封装的半导体器件100包括封装在具有模塑料116的封装件中的集成电路管芯102，和设置在集成电路管芯102和模塑料116上方的互连结构120。模塑料116围绕和包裹集成电路管芯102。例如，模塑料116包括诸如模塑化合物或底部填充材料的绝缘材料。如图1中的虚像中(例如，在虚线中)所示，在一些实施例中，通孔106形成在模塑料116中。图1的虚像中仅示出了一个通孔106；但是，封装的半导体器件100可以包括其中形成的数十、数百或更多的通孔106。在其他的实施例中，通孔106不包括在模塑料116内。互连结构120电连接至集成电路管芯102。封装件包括其中设置有集成电路管芯102的集成电路管芯安装区域104。
保护图案111设置在封装件的周边区域110中，封装件设置在封装边缘142与封装件的切割路径113之间。在一些实施例中，封装边缘142包括靠近周边区域110的区域，没有导电部件穿过该区域(例如，朝向切割路径113)形成在互连结构120中。例如，在一些实施例中，封装边缘142包括互连结构120的封闭区域或边缘区域。
切割路径113包括在封装工艺之后，将在其中使用切割工艺(例如，使用锯、激光或其他器件)分割多个封装的半导体器件100的区域。例如，在一些实施例中，切割路径113可以包括晶圆级封装(WLP)技术的划线区域或划片区域。如虚像中所示，在一些实施例中，封装的半导体器件100包括形成在载体101上方的WLP。在用于集成电路管芯102的封装工艺之后，稍后去除载体101，下文参照图16将进一步描述。在其他的实施例中，载体101可以不包括在封装工艺流程中。
在一些实施例中，保护图案111设置在材料层内，互连结构120的部分形成在该材料层中。例如，在图1中，保护图案111包括设置在互连结构120的导电部件层(诸如导电线128的层和导电通孔130的层)中的多个导电部件112。因此，不需要附加的工艺步骤或材料层来将保护图案111的导电部件112包括在封装件中。可以有利地修改用于互连结构120的导电部件的现有的光刻掩膜和封装工艺，以将保护图案111包括在封装的半导体器件100中。在一些实施例中，互连结构120包括多个导电部件层，并且保护图案111的多个导电部件112设置在互连结构120的一个或多个的多个导电部件层中。
在一些实施例中，由于保护图案111的导电部件112与互连结构120的一个或多个导电部件层中的导电部件形成在相同的材料层中，所以保护图案111的导电部件112包括的材料与互连结构120的导电部件层中的导电部件的材料相同。例如，在一些实施例中，导电部件112包括金属。例如，金属包括Cu、Al、W或它们的合金、组合或多层。导电部件112也可以包括其他材料。
在一些实施例中，保护图案111的导电部件112的尺寸与互连结构120的一个或多个导电部件层中的导电部件的尺寸基本相同。例如，由于保护图案111的导电部件112与在互连结构120的导电层中形成的导电部件形成在相同的材料层中，所以保护图案111的导电部件112的厚度与互连结构120的导电层中的导电部件的厚度基本相同。保护图案111的导电部件112的宽度可以设计为与互连结构120的导电层中的导电部件的宽度基本相同。
例如，在一些实施例中，多个导电部件112包括多个第一导电部件112，并且互连结构120中的多个导电部件层包括设置在该多个导电部件层中的多个第二导电部件128和/或130。多个第一导电部件112包括第一尺寸，并且多个第二导电部件128和/或130包括第二尺寸，第一尺寸和第二尺寸基本相同。
在一些实施例中，保护图案111的导电部件112的宽度也可以设计为与互连结构120的导电层中的导电部件的宽度不同。
在一些实施例中，互连结构120包括再分布层(RDL)或后钝化互连(PPI)结构。互连结构120也可以包括其他类型的布线结构。在一些实施例中，互连结构120包括用于封装的半导体器件100的布线的多输出区域。例如，互连结构120的多输出区域可以为封装件(例如，用于凸块下金属化(UBM)结构132)提供比集成电路管芯102上的接触件124的覆盖区域大的覆盖区域。
在一些实施例中，集成电路管芯102包括在该集成电路管芯表面上形成的多个接触焊盘124，并且钝化材料108设置在集成电路管芯102以及接触焊盘124的部分上方。穿过钝化材料108中的开口将互连结构120的部分连接至集成电路管芯102的接触焊盘124。可以不包括钝化材料108。在包括通孔106的实施例中，互连结构120的部分也可以连接至通孔106(未示出)。
在一些实施例中，互连结构120包括多个绝缘材料层126。绝缘材料层126包括聚合物或其他绝缘材料。多个导电线128和多个导电通孔130设置在绝缘材料层126内。在一些实施例中，互连结构120可以包括一个或多个导电线128的层和一个或多个通孔130的层。
UBM结构132形成在绝缘材料层126上方和/或该绝缘材料层内。UBM结构132连接至导电线128和/或导电通孔130。图1仅示出了一个UBM结构132；但是，多个UBM结构132形成在互连结构120的表面上。例如，互连结构120的导电部件包括导电线128、通孔130，并且UBM结构132可以包括诸如Cu、Al、W、其它的金属或它们的合金、组合或多层的导电材料。互连结构120的导电部件包括导电线128、通孔130，并且每个UBM结构132都形成在封装的半导体器件100的导电部件层中。互连结构120也可以包括其他类型的导电部件并且可以由其他材料组成。
在一些实施例中，连接件122(图1中的虚像所示)连接至UBM结构132。例如，在一些实施例中，多个连接件122连接至互连结构120的多个UBM结构132。在一些实施例中，封装的半导体器件100中不包括连接件122。例如，连接件122包括共晶材料并且可以包括形成在球栅阵列(BGA)布置或其他配置中的连接件。
图2是根据一些实施例的图1中所示的封装的半导体器件100的部分的顶视图。保护图案111沿着封装的半导体器件100的一侧的封装边缘142在周边区域110内延伸。在一些实施例中，封装的半导体器件100的封装件包括多侧，并且保护图案111的多个导电部件112沿着封装件的多侧的封装边缘142延伸。例如，图15示出了封装的半导体器件100的两侧。在一些实施例中，在顶视图中(未示出)，封装的半导体器件100包括正方形或矩形形状，并且作为另一实例，保护图案的导电部件112沿着封装件的四个侧的封装边缘142在周边区域110内延伸。
再次参考图2，还示出了互连结构120的导电部件的顶视图。示出了在绝缘材料126中的导电线128、UBM结构132、开口118a和开口118b的部分。例如，没有示出绝缘材料126的其他部分，所以可以示出导电线128和UBM结构132的一些部分。在一些实施例中，尺寸A包括导电线128的宽度，其中，尺寸A包括约5μm至约10μm。在一些实施例中，尺寸B包括相邻导电线128之间的间隔，其中，尺寸B包括约30μm至约50μm。在一些实施例中，尺寸C包括诸如导电线128和封装边缘142的导电部件之间的距离，其中，尺寸C包括约20μm或更大。尺寸A、尺寸B和尺寸C也可以包括其他数值。
图3是根据本发明的一些实施例的封装的半导体器件100的部分的截面图，其中保护图案111形成在封装件的周边区域110中的互连结构120(在图3中未示出，参照图1)的导电部件层中。例如，在图3示出的实施例中，导电部件112a和导电部件112b形成在互连结构120的每一个导电部件层中。在其他的实施例中，导电部件112a和/或导电部件112b形成在互连结构120的一个或多个导电部件层中。
在互连结构120中，导电部件112a和/或导电部件112b与导电线128和通孔130形成在相同的绝缘材料层126中。模塑料116设置在形成在绝缘材料层126中的保护图案111下方。
图3中还示出了保护图案111的一些尺寸。在一些实施例中，尺寸a包括在互连结构120的导电线128的层中形成的保护图案111的导电部件112a的宽度，其中，尺寸a包括约50μm或更小。在一些实施例中，尺寸a与互连结构120(参照图2)中的导电线128的尺寸A基本相同。在一些实施例中，尺寸a也可以大于或小于尺寸A。
在一些实施例中，尺寸b包括在导电部件112a或导电部件112b与切割路径113之间的距离，其中，尺寸b包括约5μm至约10μm。例如，在一些实施例中，尺寸b足够大，以防止在沿着切割路径113的切割工艺期间损坏保护图案111。在其他的实施例中，尺寸b可以约为0。尺寸b也可以包括其他数值。
尺寸W包括周边区域110的宽度，该周边区域包括保护图案111的保护区域面积。尺寸W等于(尺寸a+尺寸b)。在一些实施例中，尺寸W包括约5μm至约60μm。
在一些实施例中，尺寸w包括在互连结构120的通孔130的层中形成的保护图案111的导电部件112b的宽度,其中，尺寸w包括约5μm至约10μm。在一些实施例中，尺寸w的宽度与在互连结构120的通孔130的层中形成的通孔130的宽度基本相同。在一些实施例中，尺寸w也可以大于或小于通孔130的宽度。
在一些实施例中，尺寸d包括在互连结构120的通孔130的层中形成的保护图案111的相邻的导电部件112b之间的距离，其中，尺寸d包括约10μm或更大。在一些实施例中，尺寸d与在互连结构120的通孔130的层中形成的通孔130之间的间隔相同。在一些实施例中，尺寸d也可以与通孔130之间的间隔不同。
尺寸e包括在互连结构120的通孔130的层中形成的保护图案111的导电部件112b与封装边缘142之间的距离，其中，尺寸e包括约5μm或更大。例如，尺寸e也可以包括导电部件112b与互连结构120的导电线128的层中形成的导电部件112a的边缘之间的距离。
根据本发明的一些实施例，尺寸a、b、W、w、d和e也可以包括其他数值。
图4是根据一些实施例的图3中所示的封装的半导体器件100的部分的顶视图。保护图案111充分地沿着封装边缘142延伸，以在切割工艺和其他工艺期间为封装的半导体器件100提供保护。在示出的实施例中，保护图案111的形成在互连结构120的通孔130的层中的导电部件112b包括连续的通孔条。在一些实施例中，如图6所示，导电部件112b也可以包括不连续的通孔条，或导电部件112b可以包括多个正方形、矩形、圆形或其他形状的导电部件112b(未示出)。
在图3和图4所示的实施例中，在互连结构120的导电线128的层中形成的导电部件112a包括基本相同的宽度。例如，保护图案111的多个导电部件112a设置在互连结构120的多个导电线128的层中，并且设置在多个导电线128的层的两个不同的层中的多个导电部件112a中的两个包括基本相同的宽度。在其他的实施例中，如图5所示，设置在多个导电线128的层的两个不同层中的多个导电部件112a中的两个包括不同的宽度，其中该图是根据本发明的一些实施例的封装的半导体器件100的部分的截面图。如图3和图4中示出的实施例中所示，保护图案111形成在封装件的周边区域110中的互连结构120的导电线128的层中。然而，导电部件112a在各个导电线128的层中包括不同的宽度。
例如，在图5中，尺寸a1包括最上部导电部件112a的宽度，并且尺寸a2包括下部导电部件112a的宽度。尺寸a1和尺寸a2包括与本文关于尺寸a所述相似的尺寸。在所示出的实例中，尺寸a1不同于(例如，大于)尺寸a2。尺寸a1与尺寸a2不同导致尺寸b1与尺寸b2不同。尺寸b1和尺寸b2包括与本文关于描述尺寸b所述相似的尺寸。
同样地，图5中还示出了互连结构120中各个通孔130的层中的导电部件112b可以包括不同的宽度。例如，在图5中，尺寸w1包括最上部导电部件112b的宽度，并且尺寸w2包括最下部导电部件112b的宽度。尺寸w1和尺寸w2包括与本文关于尺寸w所述相似的尺寸。在所示出的实例中，尺寸w1不同于(例如，小于)尺寸w2。
在本发明的实施例中，如图3所示，其中，保护图案111的多个导电部件112b设置在互连结构120的多个通孔130的层中，设置在多个通孔130的层的两个不同的层中的多个导电部件112b中的两个可以基本对准。例如，最上部导电部件112b与最下部导电部件112b对准。在其他的实施例中，如图5所示，设置在多个通孔130的层的两个不同的层中的多个导电部件112b中的两个可以不对准。例如，在图5中，最上部导电部件112b与最下部导电部件112b不对准。
图5中还示出了，导电部件112a和导电部件112b的各个宽度和不对准导致了尺寸e1和尺寸e2不同。尺寸e1和尺寸e2包括与本文关于尺寸e的描述相似的尺寸。图6是根据一些实施例的图5中示出的封装的半导体器件100的部分的顶视图。顶视图中示出了图5中的保护图案111的本文描述的各个尺寸。图6还示出了根据一些实施例的包括与互连结构120的通孔130的层中的通孔130形成在相同的材料层中的不连续通孔条部分的导电部件112b。
图7是根据本发明的一些实施例的封装的半导体器件100的部分的截面图，其中，保护图案111的部分形成在封装件的通孔层中。图8是根据一些实施例的图7中示出的封装的半导体器件100的部分的顶视图。保护图案111的部分可以包括与形成在封装件的其他区域中(互连结构120的下方)的通孔106基本相同的尺寸。
例如，如图7和图8所示，多个通孔106(参照图1)可以设置在模塑料116内，并且保护图案111的部分可以包括设置在模塑料116内的导电部件112c。多个通孔106的每一个都可以包括第一规格，并且设置在模塑料116内的导电部件112c包括第二规格，第二规格与第一规格基本相同。
图7示出了仅有一个导电部件112c设置在模塑料116内；然而，保护图案111可以包括设置在模塑料116中的多个导电部件112c。在一些实施例中，保护图案111的导电部件112c包括具有尺寸Av的规格或宽度，其中，尺寸Av包括约100μm或更大。在一些实施例中，通过包括大小为bv的尺寸将导电部件112c与切割路径113间隔开，其中，尺寸bv包括约5μm至约10μm。尺寸Av和尺寸bv可以包括其他数值。
在图7和图8所示的实施例中，导电部件112c的部分可以延伸穿过封装的半导体器件的封装边缘142至设置在互连结构120下方的区域内。在其他的实施例中，导电部件112c的部分可以不延伸穿过封装的半导体器件的封装边缘142至设置在互连结构120下方的区域内(未示出)。
图9是根据一些实施例的封装的半导体器件100的部分的顶视图，示出了形成在封装件的角区134中的保护图案111的部分。在一些实施例中，利用互连结构120(例如，在互连结构120的含有非导电部件的区域中)的空白面积中的附加导电材料来加强封装件的角区134。例如，在图9中，每个导电部件112a都包括第一导电构件。两个第一导电构件112a在角区134中连接在一起。两个第一导电构件112a基本上成直角连接在一起。因此，在一些实施例中，两个第一导电构件112a基本互相垂直。
保护图案111还包括设置在封装件的角区134中的两个第一导电构件112a之间的第二导电构件112d。在顶视图中，两个第一导电构件112a和第二导电构件112d基本构成一个三角形。
在一些实施例中，两个第一导电构件112a的长度包括尺寸x。在一些实施例中，尺寸x包括[2*(尺寸C的最小值)]。例如，在一些实施例中，尺寸x包括约40μm。例如，在实施例中，尺寸x包括约40μm，其中，尺寸C的最小值包括约20μm。尺寸x也可以包括其他数值。
例如，在图9至图13中示出的一些实施例中，保护图案111的导电部件的部分(例如，第二导电构件112d)延伸穿过封装件的封装边缘142至设置在互连结构120下方或靠近该互连结构的区域内。
图10、图11、图12和图13是根据一些实施例的封装的半导体器件100的角区134的顶视图，示出了保护图案111的一些示例性形状和布置。多个第三导电构件112e、112f和/或112g连接在第二导电构件112d与两个第一导电构件112a和112a’中的一个之间，或连接在第二导电构件112d与两个第一导电构件112a和112a’之间。
例如，图10中所示的实施例中，角区中的保护图案111包括连接在第二导电构件112d与第一导电构件112a’之间的多个第三导电构件112e。在所示的视图中，第三导电构件112e在垂直方向上定向。在图11所示的实施例中，多个第三导电构件112f连接在第二导电构件112d和第一导电构件112a之间。第三导电构件112f在水平方向上定向。
图12所示的实施例中，将图10和图11中所示的结构结合。角区134中的保护图案111包括：在垂直方向上定向的多个第三导电构件112e，连接在第二导电构件112d与第一导电构件112a’之间；和在水平方向上定向的多个第三导电构件112f，连接在第二导电构件112d与第一导电构件112a之间。第三导电构件112e和第三导电构件112f形成了设置在第二导电构件112d与第一导电构件112a和112a’之间的导电部件的栅格状布置。
在图13中，角区134中的保护图案111包括连接在第二导电构件112d与两个第一导电构件112a和112a’之间的多个第三导电构件112g。第三导电构件112g从第二导电构件112d以一角度向着两个第一导电构件112a和112a’平行延伸。
在图9至图13中所示的封装件的角区134中示出的结构仅仅是实例。封装的半导体器件100的角区134中的加固加强的保护图案111的布置还可以包括其他形状、配置和布置。也可以使用包括不同形状和图案的附加导电构件。
图14是根据一些实施例示出的设置在两个相邻的封装的半导体器件100之间的切割路径13的顶视图，该封装的半导体器件包括周边区域110中的保护图案111。新的保护图案111为切割路径13提供控制结构，以限制保护图案111之间的切割并且也为封装的半导体器件100的切割工艺和其他工艺提供对准。
图15是根据一些实施例的封装的半导体器件170的截面图，其中本文描述的封装的半导体器件100连接至另一个封装的半导体器件150。在一些实施例中，封装的半导体器件100包括第一封装的半导体器件100，并且第一封装的半导体器件100通过多个连接件158连接至第二封装的半导体器件150。例如，可以包括焊料球或其他材料的连接件158连接在第一封装的半导体器件100的接触焊盘与第二封装的半导体器件150的接触焊盘之间。在一些实施例中，一些接触焊盘连接至集成电路管芯102，并且一些接触焊盘连接至通孔106。例如，在一些实施例中，封装的半导体器件170包括堆叠封装(PoP)器件。
在一些实施例中，互连结构120包括第一互连结构120a。在一些实施例中，第二互连结构120b形成在封装件的与形成第一互连结构120a的一侧相对的一侧上。在一些实施例中，第一互连结构120a包括正面RDL，并且第二互连结构120b包括背面RDL。
封装的半导体器件100包括形成在模塑料116内的多个通孔106。多个通孔106为封装的半导体器件100提供垂直连接。互连结构120a和互连结构120b为封装的半导体器件100提供水平电连接。封装的半导体器件150也可以包括为封装的半导体器件150提供水平电连接的互连结构120c。互连结构120c通过多个连接件158连接至互连结构120b。
第二封装的半导体器件150包括连接至衬底154的一个或多个集成电路管芯156。在一些实施例中，管芯156包括存储器芯片。例如，在一些实施例中，管芯156可以包括动态随机存取存储器(DRAM)器件。管芯156也可以包括其他类型的芯片。引线接合件152可以连接至集成电路管芯或管芯156的顶面上的接触焊盘，该引线接合件连接至衬底154上的接合焊盘。例如，在一些实施例中，引线接合件152为封装的半导体器件150提供垂直电连接。模塑料148可以设置在引线接合件152、集成电路管芯或管芯156和衬底154上方。
在一些实施例中，PoP器件170也可以包括本文所述的连接在一起的两个封装的半导体器件100(未在图中示出)。在一些实施例中，作为另一实例，PoP器件170可以包括片上***(SOC)器件。如虚像中所示，PoP器件170也可以通过第一封装的半导体器件100的连接件122连接至衬底172，以形成集成多输出(InFO)器件174。
在一些实施例中，如图15中的虚像所示，绝缘材料160设置在连接件158之间的封装的半导体器件100与150之间。例如，绝缘材料160可以包括底部填充材料或模塑料。绝缘材料160也可以包括其他材料，或者也可以不包括绝缘材料160。
图16是根据一些实施例示出的封装半导体器件的方法的流程图180。图16中示出的方法是一个实例；然而，也可以使用包括本文所述的新的保护图案111的其他方法。将在下文表述流程图180。也可以参考图1以观察封装的半导体器件100的元件。
首先，提供了图1的虚像中的载体101。在一些实施例中，载体101可以包括第一载体。例如，载体101可以包括玻璃、氧化硅、氧化铝或半导体晶圆。载体101也可以包括其他材料。
还提供了集成电路管芯102。例如，先前可以在半导体晶圆上制造集成电路管芯102并且沿着划线分割该集成电路管芯，以形成单独的集成电路管芯102。例如，集成电路管芯102可以包括逻辑芯片、存储器芯片、处理器、特殊应用器件或具有其他功能的芯片。在图中只示出了一个集成电路管芯102；然而，多个集成电路管芯102可以同时地封装在载体101上方，并且稍后分割封装的器件，以形成单独封装的管芯102或在单个封装件中封装在一起的多个管芯102。
在图16所示的流程图180的步骤182中，手工地或使用诸如取放机器的自动化机器将集成电路管芯102连接至载体101。如图1所示，使用粘合膜或管芯贴膜(DAF)(未示出)将集成电路管芯102连接至集成电路管芯安装区域104中的载体101。在一些实施例中，一个集成电路管芯102连接至载体101并且使用本文描述的技术进行封装。在其他的实施例中，两个或多个集成电路管芯102可以连接至载体101并且在单个封装的半导体器件100中被封装在一起(未在图中示出)。例如，根据一些实施例，包括相同或不同功能的多个集成电路管芯102可以封装在一起。例如，在一些实施例中，一种或多种类型的集成电路管芯102可以封装在单个封装的半导体器件100中，以形成片上***(SoC)器件。
在步骤184中，模塑料116形成在集成电路管芯102上方的载体101上方。作为应用，模塑料116可以延伸至管芯102的顶面上方。模塑料116形成在集成电路管芯102的周围。可以使用压缩成型、转移成型或其他方法来成型模塑料116。例如，模塑料116包裹集成电路管芯102。作为实例，模塑料116可以包括添加或没有添加硅基或玻璃填料的环氧树脂、有机聚合物或聚合物。在一些实施例中，在应用时，模塑料116包括凝胶型液体的液态模塑化合物(LMC)。模塑料116也可以包括其他绝缘材料和/或包裹材料或其他材料。
在一些实施例中，应用模塑料116，使其延伸至集成电路管芯102的顶面。例如，在一些实施例中，材料116的顶面与集成电路管芯102的顶面基本共面。在一些实施例中，如果在应用材料116之后，模塑料116延伸至集成电路管芯102的顶面上方，则使用化学机械抛光(CMP)工艺、蚀刻工艺、其他方法或它们的组合将模塑料116从集成电路管芯102的顶面上方去除。保留的模塑料116仍然围绕集成电路管芯102。
接下来，在一些实施例中，使用固化工艺固化模塑料116。固化工艺可以包括使用退火工艺或其他加热工艺将模塑料116加热至预定温度，持续预定的一段时间。固化工艺也可以包括紫外(UV)光曝光工艺、红外(IR)能量曝光工艺、它们的组合或其具有加热工艺的组合。也可以使用其他方法固化模塑料116。在一些实施例中，不需要对模塑料116进行固化工艺。
在步骤186中，在集成电路管芯102和材料116上方形成互连结构120。在一些实施例中，在集成电路管芯102和材料116的第一侧上方形成互连结构120。例如，在一些实施例中，第一侧包括封装的半导体器件100的正面。互连结构120a包括形成在绝缘材料层126中的一个或多个绝缘材料层126和导电部件128和导电部件130。可以使用一次或多次负蚀刻(subtractive etch)工艺、单镶嵌工艺、双镶嵌工艺、镀敷工艺或其他类型的工艺来形成互连结构120。在一些实施例中，互连结构120包括第一互连结构120a(参照图15)。
如步骤186中所述，在一些实施例中，互连结构120和模塑料116包括用于集成电路管芯102的封装件。
在步骤188中，如图1所示，保护图案111形成在封装件的周边区域110中。保护图案111包括导电部件112。在一些实施例中，同时执行步骤188和步骤186。例如，在一些实施例中，同时形成互连结构120和保护图案111。例如，在制造互连结构120期间，在周边区域110中形成保护图案111。如本文先前所述，保护图案111形成在互连结构120的材料层中。
在一些实施例中，在形成互连结构120之后，去除载体101(步骤189)，并且完成用于封装的半导体器件100的封装工艺。然后使用锯片或激光沿着切割路径113分割多个封装的半导体器件100。在分割工艺期间，保护图案111保护封装的半导体器件100，并且有利地防止或减少互连结构120的材料层的削弱。
在其他的实施例中，图1中的虚像也示出了多个连接件122形成在互连结构120上。例如，连接件122形成在互连结构120的UBM结构132上。在一些实施例中，连接件122包括诸如焊料的共晶材料并且可以包括焊料球或焊膏。连接件122可以包括其他类型的电连接件，诸如微凸块、可控坍塌芯片连接(C4)凸块或柱，并且可以包括导电材料，诸如Cu、Sn、Ag、Pb等。
在一些实施例中，在形成连接件122之后，去除载体101，并且完成用于封装的半导体器件100的封装工艺。然后，使用锯片或激光沿着切割路径113分割多个封装的半导体器件100。
在其他的实施例中，在形成连接件122之后，将第二载体(未示出)连接至连接件122和连接至互连结构120。例如，可以使用暂时粘合剂将第二载体连接至连接件122和/或互连结构120。然后，去除第一载体101。
在一些实施例中，然后，第二互连结构120b(参照图15)形成在集成电路管芯102和模塑料116的第二侧上，第二侧与第一侧相对。例如，在一些实施例中，第二侧包括封装的半导体器件100的背面。例如，第二互连结构120b包括与关于第一互连结构120a所述相似的材料和部件。
在一些实施例中(参照图15)，多个连接件158连接至封装的半导体器件100的第二侧。例如，在一些实施例中，连接件158连接至第二互连结构120b的部分，诸如接触焊盘(未示出)。例如，在一些实施例中，连接件158包括与关于连接件122所述相似的材料和形成方法。然后将第二载体101b和粘合剂从多个封装的半导体器件100去除或脱粘，并且然后使用锯片或激光沿着切割路径113分割封装的半导体器件100。
然后，可以使用连接件122和/或连接件158将封装的半导体器件100电连接或机械连接至另一个封装的半导体器件或印刷电路板(PCB)或终端应用或另一个物体。
在一些实施例中，封装半导体器件的方法包括形成互连结构120，其中互连结构120包括再分布层(RDL)或后钝化互连(PPI)结构。
在一些实施例中，封装半导体器件的方法包括将多个集成电路管芯102形成至载体101，并且在多个集成电路管芯102的每个的周围形成模塑料116。在多个集成电路管芯102的每个上方形成互连结构120。保护图案111形成在多个集成电路管芯102的每个的周边区域110中。靠近保护图案111沿着切割路径113将多个集成电路管芯102分离。
在其他的实施例中，封装半导体器件的方法还包括使用保护图案111来对准封装件。
在图5和图7所示的实施例中，保护图案111的在各个导电线128的层内的导电部件112a包括不同的宽度。例如，最靠近或最接近模塑料116的导电部件112a的宽度小于保护图案111的其他导电部件112a的宽度。最靠近或最接近封装的半导体器件100的顶面的导电部件112a的宽度大于保护图案111的其他导电部件112a的宽度。例如，在图5和图7所示的一些实施例的截面图中，保护图案111的形状包括倒金字塔形状或三角形。导电部件112a的宽度分层，每个导电部件112a的宽度的规格从封装的半导体器件100的顶面向着模塑料116依次减少。
根据图17至图23示出的一些实施例，保护图案的导电部件112a还包括不同的宽度。最靠近或最接近模塑料116的导电部件112a的宽度大于保护图案111的其他导电部件112a的宽度。最靠近或最接近封装的半导体器件100的顶面的导电部件112a的宽度小于保护图案111的其他导电部件112a的宽度。例如，在这些实施例中的一些的截面图中，保护图案111的整体形状包括正金字塔形状或三角形，远离模塑料116延伸。导电部件112a的宽度分层，每个导电部件112a的宽度的规格从封装的半导体器件100的顶面向着模塑料116依次增加。例如，在切割工艺期间，导电部件112a的宽度的分层形状有利地用于减少或消除封装的半导体器件100的剥离和破裂的实施例和应用中。
图17是根据一些实施例示出的包括周边区域110中的保护图案111的多个封装的半导体器件100的顶视图。示出了被同时封装的四个集成电路管芯102。作为实例，其他数量的集成电路管芯102也可以被同时封装，诸如1、2、3或5或更多的集成电路管芯102(未示出)。保护图案111形成在封装件的周边区域110中，介于设置在相邻的封装的半导体器件100之间的封装边缘142与切割路径113之间。保护图案111形成在互连结构120(参照图18)中并且设置在互连结构120和集成电路管芯102周围。在一些实施例中，切割路径113包括具有尺寸d1的宽度，其中尺寸d1可以包括约200μm至约250μm，或约220μm。在一些实施例中，尺寸d1也可以包括其他数值。
图18是根据一些实施例的图17示出的封装的半导体器件100的部分的截面图。保护图案111包括分层的形状，其中，最窄的导电部件112a位于顶部，较宽的导电部件112a位于中间处，更宽的导电部件112a位于底部，最接近模塑料116。图中示出了保护图案111包括三个导电部件112a。保护图案111也可以包括堆叠在绝缘材料126内的两个导电部件112a或四个或更多的堆叠的导电部件112a。保护图案111可以形成在互连结构120的一些或所有的材料层中。
参考图7，如本文先前所述，模塑料116中的保护图案111的部分和通孔106形成在相同的材料层中。同样地，参考图9至图13，如本文先前所述，保护图案111可以包括封装件的角中的用于加固的附加导电材料。
图18示出了本文先前所述的绝缘材料126的四个绝缘材料层126a、126b、126c和126d。较低的绝缘材料层126d设置在模塑料116、通孔106(未在图18中示出，参照图23)和集成电路管芯102上方。在一些实施例中，较低的绝缘材料层126d的厚度可以包括从约2μm至约7μm，或约4.5μm。在一些实施例中，绝缘材料层126c设置在绝缘材料层126d上方，并且该绝缘材料层的厚度可以包括从约7μm至约11μm，或约9μm。在一些实施例中，绝缘材料层126b设置在绝缘材料层126c上方，并且该绝缘材料层的厚度可以包括从约5μm至约9μm，或约7μm。在一些实施例中，绝缘材料层126a设置在绝缘材料层126b上方，并且该绝缘材料层126a的厚度可以包括从约8μm至约12μm，或约10μm。在一些实施例中，绝缘材料126的四个绝缘材料层126a、126b、126c和126d也可以包括其他尺寸。在其他的实施例中，绝缘材料126可以包括小于四个，或五个或更多的绝缘材料层。
在图18所示的一些实施例中，保护图案111的导电部件112a设置在绝缘材料126的最上部绝缘材料层126a中，其中，导电部件112a包括具有尺寸d2的宽度。在一些实施例中，尺寸d2可以包括约34μm至约38μm，或约36μm。保护图案111的导电部件112a还设置在绝缘材料126的绝缘材料层126b中，其中，导电部件112a包括具有尺寸d3的宽度。在一些实施例中，尺寸d3可以包括约42μm至约46μm，或约44μm。导电部件112a还设置在绝缘材料126的绝缘材料层126c中，其中，导电部件112a包括具有尺寸d4的宽度。在一些实施例中，尺寸d4可以包括约48μm至约52μm，或约50μm。尺寸d2、尺寸d3、尺寸d4也可以包括其他数值。例如，在一些实施例中，尺寸d2、尺寸d3、尺寸d4可以包括约25μm至约55μm，或约60μm或更小。在一些实施例中，作为另一实例，导电部件112a的宽度可以包括约60μm或更小。
根据一些实施例，作为实例，堆叠在绝缘材料126内的相邻的导电部件112a的宽度的差值可以包括约1μm至约20μm，或约2μm至约15μm。例如，在一些实施例中，尺寸d2和尺寸d3之间的差值可以包括约1μm至约20μm，或约2μm至约15μm，并且，尺寸d3和尺寸d4之间的差值可以包括约1μm至约20μm，或约2μm至约15μm。在一些实施例中，例如，导电部件112a的宽度可以比靠近的导电部件112a的宽度约大1μm至20μm。尺寸d2和尺寸d3之间的差以及尺寸d3和尺寸d4之间的差值也可以包括其他数值。
在一些实施例中，例如，在随后的切割或分割期间，选择的本文所述的尺寸d2、尺寸d3、尺寸d4的数值以及选择的本文所述的尺寸d2和尺寸d3之间的差值以及尺寸d3和尺寸d4之间的差值的数值足以提供保护，以防止封装的半导体器件100的各个材料层的削弱和剥离。
在一些实施例中，通过导电部件112b将导电部件112a连接至垂直地位于上面或位于下面的导电部件112a。如本文先前的实施例所示和所述，导电部件112a形成在互连结构120的导电线128的层中，并且导电部件112b形成在互连结构120的通孔130的层中。例如，在图18中，顶部导电部件112a和导电线128形成在绝缘材料层126a的下部中。导电部件112b设置在顶部导电部件112a下方，并且导电部件112b和通孔130形成在绝缘材料层126b的上部中。同样地，导电部件112a和导电线128形成在绝缘材料层126b的下部中。绝缘材料层126b的下部中的导电部件112a连接至绝缘材料层126b的上部中的导电部件112b，因此，通孔130的层中的导电部件112b与绝缘材料层126a中的导电部件112a和绝缘材料层126b中的导电部件112a连接在一起。相似地，导电部件112b形成在绝缘材料层126c的上部中，导电部件112a形成在绝缘材料层126c的下部中，并且一个或多个导电部件112b可以形成在绝缘材料层126d中。在一些实施例中，导电部件112b可以不包括或不形成在绝缘材料层126d中(未示出)。
因此，保护图案111的导电部件112a和导电部件112b包括沿着封装件的周边区域110延伸的堆叠的导电材料。在一些实施例中，通过包括大小为d5的尺寸将导电部件112a和导电部件112b的边缘与切割路径113分隔开，其中，在一些实施例中，尺寸d5可以包括约40μm或更小，或约30μm。通过包括大小为d6的尺寸将导电部件112a和导电部件112b的相对边缘与封装边缘142分隔开，其中，在一些实施例中，尺寸d6可以包括约40μm或更小，或约20μm。尺寸d5和尺寸d6也可以包括其他数值。周边区域110的总体宽度W包括封装边缘142至切割路径113之间的距离。
图18也示出了在一些实施例中，禁止区136设置在保护图案111与切割路径113之间。例如，禁止区136包括其中没有形成保护图案111的导电部件112a或导电部件112b的区域。例如，禁止区136提供周边区域110内的缓冲面积或附加空间，以确保在切割工艺期间保护图案111不被损坏。禁止区136也可以避免对封装件的射频(RF)噪音干扰并且减少封装压力。禁止区136的宽度可以包括尺寸d5。
例如，在一些实施例中，保护图案111包括密封环，并且禁止区136设置在密封环与切割路径113之间。在一些实施例中，密封环是连续的。在其他的实施例中，密封环可以是不连续的。例如，保护图案111可以包括在具有连续的通孔条的通孔130的层中形成的导电部件112b，以形成连续的密封环。如图6中所示，在通孔130的层中形成的导电部件112b也可以包括不连续的通孔条，以创建不连续的密封环。在通孔130的层中形成的导电部件112b也可以包括多个正方形、矩形、圆形或其他形状的部件(未示出)，以形成不连续的密封环。
在一些实施例中，禁止区136包括绝缘材料126中的凹槽138。例如，在图18所示的实施例中，禁止区136包括上部绝缘材料层126a中的凹槽138。图18也示出了凹槽138也可以形成在切割路径113中的绝缘材料126中和/或保护图案111的部分上方。例如，可以使用光刻工艺或其他方法形成凹槽138。例如，在一些实施例中，凹槽138可以有助于防止剥离渗透。在一些实施例中，凹槽138未包括在禁止区136、切割路径113中和/或保护图案111的部分上方。
在一些实施例中，一个在另一个上方依次设置保护图案111的具有分层的宽度的导电部件112a，并且导电部件112a基本对准。在一些实施例中，堆叠的导电部件112a基本同轴。例如，在一些实施例中，第一导电部件112a设置在第二导电部件112a上方，并且具有不同宽度的第一导电部件112a和第二导电部件112a基本同轴。
图19是根据一些实施例的图18所示的封装的半导体器件100的部分的更详细的截面图。示出了保护图案111的形成在互连结构120的通孔130的层中的导电部件112b的宽度的一些尺寸。尺寸d7包括形成在绝缘材料层126d中的底部导电部件112b的宽度，其中，在一些实施例中，尺寸d7可以包括约7μm至约9μm，或约8μm。尺寸d8包括形成在绝缘材料层126c中的中间导电部件112b的宽度，其中，在一些实施例中，尺寸d8可以包括约13μm至约17μm，或约15μm。尺寸d9包括形成在绝缘材料层126b中的上部导电部件112b的宽度，其中，在一些实施例中，尺寸d9可以包括约17μm至约23μm，或约20μm。尺寸d7、尺寸d8、尺寸d9也可以包括其他数值。
图20是根据一些实施例的图17中所示的封装的半导体器件100的部分的截面图。在一些实施例中，如图20所示，周边区域110中的图18所示的禁止区136包括第一禁止区136a，并且封装的半导体器件100也包括周边区域110中的第二禁止区136b。第二禁止区136b包括设置在保护图案111与封装边缘142之间的区域。第二禁止区136b包括没有形成保护图案111的导电部件112a或导电部件112b，并且也没有设置或形成互连结构120的导电线128、导电通孔130或凸块下金属化(UBM)结构132(参照图1)的区域。第二禁止区136b的宽度可以包括尺寸d6。例如，在一些实施例中，保护图案111包括密封环，并且第二禁止区136b设置在密封环与封装边缘142之间。第二禁止区136b可以包括或不包括绝缘材料126的上部中的凹槽138。
图21是根据一些实施例的包括保护图案111’的封装的半导体器件100的部分的截面图，其中，保护图案111’包括双密封环。保护图案111’包括：第一密封环111a，在集成电路管芯102(参照图23)上方设置在互连结构120周围的周边区域110中；和第二密封环111b，设置在第一密封环111a周围。图22是根据一些实施例示出的图21中所示的包括保护图案111’的多个封装的半导体器件100的顶视图。例如，在一些实施例中，在图17至图20中，第一密封环111a和第二密封环111b包括与关于保护图案111所述相似的导电部件112a和导电部件112b以及尺寸。在一些实施例中，通过包括尺寸d10的预定距离将第二密封环111b与第一密封环111a分隔开，其中，在一些实施例中，尺寸d10可以包括约15μm至约25μm，或约20μm。尺寸d10也可以包括其他数值。封装的半导体器件100可以包括或不包括在绝缘材料126中有或没有凹槽138的第一禁止区136a和第二禁止区136b。
在图21和图22所示的一些实施例中，第一密封环111a的宽度可以小于第二密封环111b的宽度。例如，第二密封环111b可以包括与如图17至图20所示的保护图案111所描述的相似的尺寸，并且第一密封环111a可以包括尺寸d4’的宽度，其中，尺寸d4’小于第二密封环111b的尺寸d4。例如，第一密封环111a的尺寸d4’可以包括比第二密封环111b的尺寸d4约小15μm至25μm。又例如，尺寸d4’可以包括比尺寸d4约小20μm。尺寸d4’相对于尺寸d4还可以包括其他大小。在其他的实施例中，尺寸d4’和尺寸d4可以基本相同。
在一些实施例中，保护图案111包括设置在第一密封环111a周围的第二密封环111b，其中第二密封环111b包括：第三导电部件112a，设置在互连结构120的第一材料层中；和第四导电部件112a，设置在互连结构120的第二材料层中，第三导电部件112a连接至第四导电部件112a(例如，通过导电部件112b)，并且其中，第三导电部件112a包括第三宽度，并且第四导电部件112a包括第四宽度，第四宽度大于第三宽度。例如，在图21中，第三宽度可以包括尺寸d2，并且第四宽度可以包括尺寸d3。
图23是根据一些实施例的包括保护图案111的封装的半导体器件100的部分的截面图。保护图案111设置在周边区域110中。互连结构120可以包括第一互连结构120a，并且封装的半导体器件100也可以包括设置在封装件的与第一互连结构120a相对的侧上的第二互连结构120b。第二互连结构120b设置在模塑料116、多个通孔106以及集成电路管芯102的背面上方。在一些实施例中，不包括第二互连结构120b。
在一些实施例中，模塑料116、多个通孔106和互连结构120a包括用于集成电路管芯102的封装件。保护图案111设置在封装件的封装边缘142与切割路径113(参照图18)之间的封装件的周边区域110中，其中，保护图案111包括：第一导电部件112a，设置在互连结构120a的第一材料层中；和第二导电部件112a，设置在互连结构120a的第二材料层中。第一导电部件112a连接至第二导电部件112a(例如，通过导电部件112b)。第一导电部件112a包括第一宽度(例如，包括尺寸d2)，并且第二导电部件112a包括第二宽度(例如，包括尺寸d3)，第二宽度大于第一宽度。
在一些实施例中，绝缘材料层126a(再次参考图18)中的保护图案111的导电部件112a形成在互连结构120a的UBM层中。例如，在一些实施例中，设置在互连结构120a的第一材料层中的第一导电部件112a形成在互连结构120a的UBM层中。在这些实施例的一些中，绝缘材料层126a中的保护图案111的导电部件112a包括与互连结构120a的UBM结构132基本相同的形状。
在一些实施例中，如图23所示，用于半导体器件的封装件包括集成电路管芯安装区域104。封装件包括：模塑料116，设置在集成电路管芯安装区域104的周围；和互连结构120a，设置在模塑料116和集成电路管芯安装区域104上方。图23还示出了，封装件包括：保护图案111，设置在互连结构120a周围的封装件的周边区域110中。保护图案111包括：第一导电部件112a，靠近第二导电部件112a垂直设置在封装件内，其中，第一导电部件112a包括第一宽度，并且其中第二导电部件112a包括第二宽度，第二宽度大于第一宽度。在一些实施例中，如图5和图7所示(例如，参照包括尺寸a2的第一宽度和包括尺寸a1的第二宽度)，具有较小的第一宽度的第一导电部件112a比具有较大的第二宽度的第二导电部件112a更靠近模塑料116。在其他的实施例中，如图18至图21中所示(例如，参照包括尺寸d2的第一宽度和包括尺寸d3的第二宽度)，具有较大的第二宽度的第二导电部件112a比具有较小的第一宽度的第一导电部件112a更靠近模塑料116。在一些实施例中，如图18至图20所示(例如，参照包括尺寸d4的第三宽度和包括尺寸d3的第二宽度)，封装件的保护图案111还包括：第三导电部件112a，靠近第二导电部件112a垂直设置在封装件内，其中第三导电部件112a包括第三宽度，第三宽度大于第二宽度。
在一些实施例中，参考图15所示和所述，封装的半导体器件100可以连接至另一个封装的半导体器件150，以形成PoP器件170。在一些实施例中，图15还示出了，也可以使用连接件122将PoP器件170连接至衬底172，以形成InFO器件174。
图24是根据本发明的一些实施例的封装半导体器件的方法的流程图190。也如图1所示，在步骤191中，集成电路管芯102连接至载体101。在步骤192中，膜塑料116形成在集成电路管芯102周围(参照图18或图23中所示的模塑料116)。在步骤193中，互连结构120的第一材料层126c形成在膜塑料116和集成电路管芯102上方(仍参照图18，其中，绝缘材料层126d设置在模塑料116上方，并且绝缘材料层126c设置在绝缘材料126d上方)。也如图18所示，在步骤194中，保护图案111的第一导电部件112a形成在集成电路管芯102周围的周边区域110中的互连结构120的第一材料层126c中，第一导电部件112a包括尺寸d4的第一宽度。也如图18所示，在步骤195中，互连结构120的第二材料层126b形成在互连结构120的第一材料层126c上方。在步骤196中，保护图案111的第二导电部件112a形成在互连结构120的第二材料层126b中，第二导电部件112a靠近第一导电部件112a并且包括具有d3的第二宽度，具有d3的第二宽度不同于具有d4的第一宽度。例如，在图18中，尺寸d3小于尺寸d4。如图5和图7中所示，第二形成的第一导电部件112a的宽度也可以大于第一形成的第一导电部件112a的宽度。在步骤197中，去除载体101。
在一些实施例中，半导体器件的封装方法还包括：将多个集成电路管芯102连接至载体101，并且在多个集成电路管芯102的每个周围都形成模塑料116。互连结构120的第一材料层126c和互连结构120的第二材料层126b形成在多个集成电路管芯102的每个上方。形成保护图案111的第一导电部件112a和形成保护图案111的第二导电部件112a可以包括：在多个集成电路管芯102的每个的周边区域110中形成保护图案111。半导体器件的封装方法也可以包括：沿着靠近保护图案111的切割路径113将多个集成电路管芯102分离，以形成多个分离的封装的半导体器件100。
在一些实施例中，封装方法还可以包括：同时形成保护图案111的第一导电部件112a与互连结构120的第一材料层126c和/或同时形成保护图案111的第二导电部件112a与互连结构120的第二材料层126b。
在其他的实施例中，形成集成电路管芯102周围的膜塑料116，形成互连结构120的第一材料层126c，形成保护图案111的第一导电部件112a，形成互连结构120的第二材料层126b，以及形成保护图案111的第二导电部件112a包括：封装集成电路管芯102，以形成封装的半导体器件100。在一些实施例中，使用保护图案111来对准封装的半导体器件100，诸如封装的半导体器件100与载体或其他类型的物体对准。
本发明的一些实施例包括用于半导体器件的封装件和封装半导体器件的方法。其他的实施例包括封装的半导体器件100，使用本文所述的新方法封装该封装的半导体器件。
本发明的实施例的一些优势包括：提供新的封装结构和方法，其中将保护图案包括在封装的半导体器件的周边区域中，以在沿着切割路径的切割工艺期间为互连结构材料层提供保护。可以不需要附加的封装工艺步骤、光刻掩膜、光刻工艺或成本来将保护图案包括在半导体器件封装件中。保护图案包括在封装件的外部边缘处添加的金属图案。
保护图案防止或减少互连结构的导电材料层和绝缘材料层的裂缝和削弱，并且因此提高产量、节省成本并且导致提高的质量。在切割工艺期间，保护图案也起到指导作用，提供改进的控制。在切割工艺和封装工艺流程的其他工艺步骤期间，保护图案还起到对准图案的作用，诸如为随后的取放工艺对准掩膜，该取放工艺用于将封装的半导体器件放在载体或其他物体上。此外，本文所述的保护图案和新的封装方法以及结构在制造和封装工艺流程中易于实施。
在本发明的一些实施例中，保护图案的导电部件包括分层的形状，其中导电部件的宽度从封装件的一侧至相对侧(诸如从顶侧至底侧，或从底侧至顶侧)依次地变小或分层，这对为封装件提供应力遮挡尤其有利。在一些实施例中，保护图案的导电部件的逐渐变小或分层的结构可以防止沿着导电部件与绝缘材料层之间的侧壁垂直裂缝和剥离传递。例如，保护图案的导电部件的逐渐变小或分层的结构在管芯锯切工艺期间可以干扰裂缝和/或剥离传递。在一些实施例中，一个或多个禁止区可以包括在靠近保护图案的周边区域中，并且凹槽可以包括或不包括在禁止区中。禁止区和凹槽还可以有利地提供保护和防止封装边缘处的封装材料削弱和剥离。在一些实施例中，禁止区还可以减小或防止射频(RF)噪音干扰和减小应力。
在一些实施例中，用于半导体器件的封装件包括集成电路管芯安装区域、设置在集成电路管芯安装区域周围模塑料以及设置在模塑料和集成电路管芯安装区域上方的互连结构。保护图案设置在封装件的周边区域中。保护图案包括导电部件。
在一些实施例中，封装的半导体器件包括模塑料、设置在模塑料内的集成电路管芯和设置在模塑料和集成电路管芯上方的互连结构。模塑料和互连结构包括用于集成电路管芯的封装件。保护图案设置在封装件的周边区域中。保护图案包括多个导电部件。保护图案设置在封装件的封装边缘与切割路径之间。
在其他的实施例中，用于封装半导体器件的方法包括：将集成电路管芯连接至载体，在集成电路管芯周围形成模塑料，并且在模塑料和集成电路管芯上方形成互连结构。互连结构和模塑料包括用于集成电路管芯的封装件。该方法包括在封装件的周边区域中形成保护图案，其中保护图案包括导电部件。去除载体。
在一些实施例中，用于半导体器件的封装件包括集成电路管芯安装区域、设置在集成电路管芯安装区域周围的模塑料以及设置在模塑料和集成电路管芯安装区域上方的互连结构。保护图案设置在互连结构周围的封装件的周边区域中。保护图案包括靠近第二导电部件垂直设置在封装件内的第一导电部件。第一导电部件具有第一宽度，并且第二导电部件具有第二宽度，第二宽度大于第一宽度。
在其他的实施例中，封装的半导体器件包括模塑料、设置在模塑料内的集成电路管芯、设置在模塑料内的多个通孔以及设置在模塑料、多个通孔和集成电路管芯上方的互连结构。模塑料、多个通孔和互连结构包括用于集成电路管芯的封装件。保护图案设置在介于封装件的封装边缘与切割路径之间的封装件的周边区域中。保护图案包括设置在互连结构的第一材料层中的第一导电部件和设置在互连结构的第二材料层中的第二导电部件。第一导电部件连接至第二导电部件。第一导电部件具有第一宽度，并且第二导电部件具有第二宽度。第二宽度大于第一宽度。
在其他的实施例中，封装半导体器件的方法包括：将集成电路管芯连接至载体，在集成电路管芯周围形成模塑料，以及在模塑料和集成电路管芯上方形成互连结构的第一材料层。保护图案的第一导电部件形成在集成电路管芯周围的周边区域中的互连结构的第一材料层中，第一导电部件包括第一宽度。该方法包括：在互连结构的第一材料层上方形成互连结构的第二材料层，并且在互连结构的第二材料层中形成保护图案的第二导电部件。第二导电部件靠近第一导电部件并且具有第二宽度，第二宽度不同于第一宽度。去除载体。
上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，可以容易地使用本发明作为基础来设计或修改用于实现本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
为了解决现有技术中的问题，根据本发明的一些实施例，提供了一种用于半导体器件的封装件，包括：集成电路管芯安装区域；模塑料，设置在所述集成电路管芯安装区域周围；互连结构，设置在所述模塑料和所述集成电路管芯安装区域上方；以及保护图案，设置在所述互连结构周围的所述封装件的周边区域中，其中，所述保护图案包括：第一导电部件，靠近第二导电部件垂直设置在所述封装件内，其中所述第一导电部件包括第一宽度，所述第二导电部件包括第二宽度，所述第二宽度大于所述第一宽度。
在上述封装件中，其中，所述保护图案还包括：第三导电部件，靠近所述第二导电部件垂直设置在所述封装件内，并且，所述第三导电部件包括第三宽度，所述第三宽度大于所述第二宽度。
在上述封装件中，其中，所述保护图案还包括：第三导电部件，靠近所述第二导电部件垂直设置在所述封装件内，并且，所述第三导电部件包括第三宽度，所述第三宽度大于所述第二宽度；其中，所述第三导电部件比所述第二导电部件更靠近所述模塑料。
在上述封装件中，其中，所述第一导电部件比所述第二导电部件更靠近所述模塑料。
在上述封装件中，其中，所述第二导电部件比所述第一导电部件更靠近所述模塑料。
在上述封装件中，其中，所述第二宽度比所述第一宽度约大1μm至20μm。
在上述封装件中，其中，所述第一宽度或所述第二宽度包括约60μm以下。
根据本发明的另一些实施例，提供了一种封装的半导体器件，包括：模塑料；集成电路管芯，设置在所述模塑料内；多个通孔，设置在所述模塑料内；互连结构，设置在所述模塑料、所述多个通孔和所述集成电路管芯上方，其中，所述模塑料、所述多个通孔和所述互连结构包括用于所述集成电路管芯的封装件；以及保护图案，设置在所述封装件的封装边缘与切割路径之间的所述封装件的周边区域中，其中，所述保护图案包括：第一导电部件，设置在所述互连结构的第一材料层中；和第二导电部件，设置在所述互连结构的第二材料层中，所述第一导电部件连接至所述第二导电部件，其中所述第一导电部件包括第一宽度，所述第二导电部件包括第二宽度，所述第二宽度大于所述第一宽度。
在上述封装的半导体器件中，其中，所述互连结构的第一材料层包括凸块下金属化(UBM)层。
在上述封装的半导体器件中，其中，所述互连结构的第一材料层包括凸块下金属化(UBM)层；其中，所述保护图案的第一导电部件基本包括所述互连结构的所述UBM层中的UBM结构的形状。
在上述封装的半导体器件中，其中，所述第一导电部件设置在所述第二导电部件上方，并且其中，所述第一导电部件和所述第二导电部件基本同轴。
在上述封装的半导体器件中，其中，所述保护图案包括：密封环，设置在所述封装件的周围，并且其中所述密封环是连续的。
在上述封装的半导体器件中，其中，所述保护图案包括：密封环，设置在所述封装件的周围，并且其中所述密封环是连续的；其中，所述密封环包括第一密封环，所述保护图案包括设置在所述第一密封环周围的第二密封环，所述第二密封环包括：设置在所述互连结构的所述第一材料层中的第三导电部件和设置在所述互连结构的所述第二材料层中的第四导电部件，所述第三导电部件连接至所述第四导电部件，并且其中，所述第三导电部件包括第三宽度，并且所述第四导电部件包括第四宽度，所述第四宽度大于所述第三宽度。
在上述封装的半导体器件中，其中，所述保护图案包括：密封环，设置在所述封装件的周围，并且其中所述密封环是连续的；还包括：禁止区，设置在所述密封环与所述切割路径之间，其中，所述保护图案的所述第一导电部件和所述第二导电部件未设置在所述禁止区内。
在上述封装的半导体器件中，其中，所述保护图案包括：密封环，设置在所述封装件的周围，并且其中所述密封环是连续的；还包括：禁止区，设置在所述密封环与所述切割路径之间，其中，所述保护图案的所述第一导电部件和所述第二导电部件未设置在所述禁止区内；其中，所述禁止区包括第一禁止区，所述的封装的半导体器件还包括设置在所述密封环与所述封装边缘之间的第二禁止区，所述保护图案的所述第一导电部件和所述第二导电部件未设置在所述第二禁止区中，并且，所述互连结构的导电线、导电通孔或凸块下金属化(UBM)结构未设置在所述第二禁止区中。
在上述封装的半导体器件中，其中，所述保护图案包括：密封环，设置在所述封装件的周围，并且其中所述密封环是连续的；还包括：禁止区，设置在所述密封环与所述切割路径之间，其中，所述保护图案的所述第一导电部件和所述第二导电部件未设置在所述禁止区内；其中，所述禁止区包括第一禁止区，所述的封装的半导体器件还包括设置在所述密封环与所述封装边缘之间的第二禁止区，所述保护图案的所述第一导电部件和所述第二导电部件未设置在所述第二禁止区中，并且，所述互连结构的导电线、导电通孔或凸块下金属化(UBM)结构未设置在所述第二禁止区中；还包括：凹槽，设置在所述第一禁止区或所述第二禁止区的绝缘材料层中。
根据本发明的又一些实施例，提供了一种封装半导体器件的方法，包括：将集成电路管芯连接至载体；在所述集成电路管芯周围形成模塑料；在所述模塑料和所述集成电路管芯上方形成互连结构的第一材料层；在所述集成电路管芯周围的周边区域中的所述互连结构的所述第一材料层中形成保护图案的第一导电部件，所述第一导电部件包括第一宽度；在所述互连结构的所述第一材料层上方形成所述互连结构的第二材料层；在所述互连结构的所述第二材料层中形成所述保护图案的第二导电部件，所述第二导电部件靠近所述第一导电部件并且包括第二宽度，所述第二宽度不同于所述第一宽度；以及去除所述载体。
在上述方法中，其中，所述方法包括将多个集成电路管芯连接至所述载体，其中，形成所述模塑料包括在所述多个集成电路管芯的每个周围形成所述模塑料，其中，形成所述互连结构的所述第一材料层和形成所述互连结构的所述第二材料层包括：在所述多个集成电路管芯的每个上方形成所述互连结构的所述第一材料层并形成所述互连结构的所述第二材料层，其中，形成所述保护图案的所述第一导电部件和形成所述保护图案的所述第二导电部件包括：在所述多个集成电路管芯的每个的周边区域中形成所述保护图案，并且其中，所述方法还包括：沿着靠近所述保护图案的切割路径将多个封装的集成电路管芯分离。
在上述方法中，其中，所述方法包括：同时形成所述保护图案的所述第一导电部件与所述互连结构的所述第一材料层，或所述方法包括：同时形成所述保护图案的所述第二导电部件与所述互连结构的所述第二材料层。
在上述方法中，其中，在所述集成电路管芯的周围形成所述模塑料，形成所述互连结构的所述第一材料层，形成所述保护图案的所述第一导电部件，形成所述互连结构的所述第二材料层，以及形成所述保护图案的所述第二导电部件包括：封装所述集成电路管芯以形成封装的半导体器件，并且其中，所述方法还包括使用所述保护图案来对准所述封装的半导体器件。

Claims (20)

1.一种用于半导体器件的封装件，包括：
集成电路管芯安装区域；
模塑料，设置在所述集成电路管芯安装区域周围；
互连结构，设置在所述模塑料和所述集成电路管芯安装区域上方；以及
保护图案，设置在所述互连结构周围的所述封装件的周边区域中，其中，所述保护图案包括：第一导电部件，靠近第二导电部件垂直设置在所述封装件内，其中所述第一导电部件包括第一宽度，所述第二导电部件包括第二宽度，所述第二宽度大于所述第一宽度，所述第一导电部件和所述第二导电部件与所述互连结构电绝缘。
2.根据权利要求1所述的用于半导体器件的封装件，其中，所述保护图案还包括：第三导电部件，靠近所述第二导电部件垂直设置在所述封装件内，并且，所述第三导电部件包括第三宽度，所述第三宽度大于所述第二宽度。
3.根据权利要求2所述的用于半导体器件的封装件，其中，所述第三导电部件比所述第二导电部件更靠近所述模塑料。
4.根据权利要求1所述的用于半导体器件的封装件，其中，所述第一导电部件比所述第二导电部件更靠近所述模塑料。
5.根据权利要求1所述的用于半导体器件的封装件，其中，所述第二导电部件比所述第一导电部件更靠近所述模塑料。
6.根据权利要求1所述的用于半导体器件的封装件，其中，所述第二宽度比所述第一宽度大1μm至20μm。
7.根据权利要求1所述的用于半导体器件的封装件，其中，所述第一宽度或所述第二宽度包括60μm以下。
8.一种封装的半导体器件，包括：
模塑料；
集成电路管芯，设置在所述模塑料内；
多个通孔，设置在所述模塑料内；
互连结构，设置在所述模塑料、所述多个通孔和所述集成电路管芯上方，其中，所述模塑料、所述多个通孔和所述互连结构包括用于所述集成电路管芯的封装件；以及
保护图案，设置在所述封装件的封装边缘与切割路径之间的所述封装件的周边区域中，其中，所述保护图案包括：第一导电部件，设置在所述互连结构的第一材料层中；和第二导电部件，设置在所述互连结构的第二材料层中，所述第一导电部件连接至所述第二导电部件，其中所述第一导电部件包括第一宽度，所述第二导电部件包括第二宽度，所述第二宽度大于所述第一宽度。
9.根据权利要求8所述的封装的半导体器件，其中，所述互连结构的第一材料层包括凸块下金属化(UBM)层。
10.根据权利要求9所述的封装的半导体器件，其中，所述保护图案的第一导电部件包括所述互连结构的所述凸块下金属化层中的凸块下金属化结构的形状。
11.根据权利要求8所述的封装的半导体器件，其中，所述第一导电部件设置在所述第二导电部件上方，并且其中，所述第一导电部件和所述第二导电部件同轴。
12.根据权利要求8所述的封装的半导体器件，其中，所述保护图案包括：密封环，设置在所述封装件的周围，并且其中所述密封环是连续的。
13.根据权利要求12所述的封装的半导体器件，其中，所述密封环包括第一密封环，所述保护图案包括设置在所述第一密封环周围的第二密封环，所述第二密封环包括：设置在所述互连结构的所述第一材料层中的第三导电部件和设置在所述互连结构的所述第二材料层中的第四导电部件，所述第三导电部件连接至所述第四导电部件，并且其中，所述第三导电部件包括第三宽度，并且所述第四导电部件包括第四宽度，所述第四宽度大于所述第三宽度。
14.根据权利要求12所述的封装的半导体器件，还包括：禁止区，设置在所述密封环与所述切割路径之间，其中，所述保护图案的所述第一导电部件和所述第二导电部件未设置在所述禁止区内。
15.根据权利要求14所述的封装的半导体器件，其中，所述禁止区包括第一禁止区，所述的封装的半导体器件还包括设置在所述密封环与所述封装边缘之间的第二禁止区，所述保护图案的所述第一导电部件和所述第二导电部件未设置在所述第二禁止区中，并且，所述互连结构的导电线、导电通孔或凸块下金属化(UBM)结构未设置在所述第二禁止区中。
16.根据权利要求15所述的封装的半导体器件，还包括：凹槽，设置在所述第一禁止区或所述第二禁止区的绝缘材料层中。
17.一种封装半导体器件的方法，包括：
将集成电路管芯连接至载体；
在所述集成电路管芯周围形成模塑料；
在所述模塑料和所述集成电路管芯上方形成互连结构的第一材料层；
在所述集成电路管芯周围的周边区域中的所述互连结构的所述第一材料层中形成保护图案的第一导电部件，所述第一导电部件包括第一宽度；
在所述互连结构的所述第一材料层上方形成所述互连结构的第二材料层；
在所述互连结构的所述第二材料层中形成所述保护图案的第二导电部件，所述第二导电部件靠近所述第一导电部件并且包括第二宽度，所述第二宽度不同于所述第一宽度；以及
去除所述载体。
18.根据权利要求17所述的封装半导体器件的方法，其中，所述方法包括将多个集成电路管芯连接至所述载体，其中，形成所述模塑料包括在所述多个集成电路管芯的每个周围形成所述模塑料，其中，形成所述互连结构的所述第一材料层和形成所述互连结构的所述第二材料层包括：在所述多个集成电路管芯的每个上方形成所述互连结构的所述第一材料层并形成所述互连结构的所述第二材料层，其中，形成所述保护图案的所述第一导电部件和形成所述保护图案的所述第二导电部件包括：在所述多个集成电路管芯的每个的周边区域中形成所述保护图案，并且其中，所述方法还包括：沿着靠近所述保护图案的切割路径将多个封装的集成电路管芯分离。
19.根据权利要求17所述的封装半导体器件的方法，其中，所述方法包括：同时形成所述保护图案的所述第一导电部件与所述互连结构的所述第一材料层，或所述方法包括：同时形成所述保护图案的所述第二导电部件与所述互连结构的所述第二材料层。
20.根据权利要求17所述的封装半导体器件的方法，其中，在所述集成电路管芯的周围形成所述模塑料，形成所述互连结构的所述第一材料层，形成所述保护图案的所述第一导电部件，形成所述互连结构的所述第二材料层，以及形成所述保护图案的所述第二导电部件包括：封装所述集成电路管芯以形成封装的半导体器件，并且其中，所述方法还包括使用所述保护图案来对准所述封装的半导体器件。
CN201510397288.5A 2014-07-08 2015-07-08 半导体器件封装件、封装方法和封装的半导体器件 Active CN105261609B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US14/326,249 2014-07-08
US14/326,249 US9502270B2 (en) 2014-07-08 2014-07-08 Semiconductor device packages, packaging methods, and packaged semiconductor devices
US14/755,700 2015-06-30
US14/755,700 US9558966B2 (en) 2014-07-08 2015-06-30 Semiconductor device packages, packaging methods, and packaged semiconductor devices

Publications (2)

Publication Number Publication Date
CN105261609A CN105261609A (zh) 2016-01-20
CN105261609B true CN105261609B (zh) 2018-05-25

Family

ID=55068142

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510397288.5A Active CN105261609B (zh) 2014-07-08 2015-07-08 半导体器件封装件、封装方法和封装的半导体器件

Country Status (2)

Country Link
US (8) US9502270B2 (zh)
CN (1) CN105261609B (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9355978B2 (en) 2013-03-11 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices and methods of manufacture thereof
US9196529B2 (en) * 2013-09-27 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Contact pad for semiconductor devices
US9502270B2 (en) 2014-07-08 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packages, packaging methods, and packaged semiconductor devices
KR102274742B1 (ko) * 2014-10-06 2021-07-07 삼성전자주식회사 패키지 온 패키지와 이를 포함하는 컴퓨팅 장치
JPWO2016199437A1 (ja) * 2015-06-12 2018-03-29 株式会社ソシオネクスト 半導体装置
US9490192B1 (en) * 2015-12-30 2016-11-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9917043B2 (en) * 2016-01-12 2018-03-13 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
US10600759B2 (en) 2016-01-12 2020-03-24 Advanced Semiconductor Engineering, Inc. Power and ground design for through-silicon via structure
US11024757B2 (en) * 2016-01-15 2021-06-01 Sony Corporation Semiconductor device and imaging apparatus
US20170287838A1 (en) 2016-04-02 2017-10-05 Intel Corporation Electrical interconnect bridge
US10204870B2 (en) 2016-04-28 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10128201B2 (en) * 2017-02-16 2018-11-13 Globalfoundries Singapore Pte. Ltd. Seal ring for wafer level package
US10074618B1 (en) * 2017-08-14 2018-09-11 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10283461B1 (en) 2017-11-22 2019-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Info structure and method forming same
US11018067B2 (en) * 2019-05-22 2021-05-25 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device and method of manufacturing a semiconductor device
KR102551352B1 (ko) * 2019-06-28 2023-07-04 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
US11387191B2 (en) 2019-07-18 2022-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
KR20210020683A (ko) * 2019-08-16 2021-02-24 삼성전자주식회사 반도체 기판 및 이의 절단 방법
US11682632B2 (en) * 2020-04-15 2023-06-20 Qualcomm Incorporated Integrated device comprising periphery structure configured as an electrical guard ring and a crack stop
KR20220028539A (ko) * 2020-08-28 2022-03-08 에스케이하이닉스 주식회사 반도체 장치
US20220230915A1 (en) * 2021-01-15 2022-07-21 Advanced Semiconductor Engineering, Inc. Electronic device package and method of manufacturing the same
US11495549B2 (en) * 2021-02-25 2022-11-08 Texas Instruments Incorporated Electronic device with crack arrest structure
US11728229B2 (en) 2021-03-25 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy patterns in redundant region of double seal ring
US11855010B2 (en) * 2021-08-06 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for forming features in redundant region of double seal ring

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5990546A (en) * 1994-12-29 1999-11-23 Nitto Denko Corporation Chip scale package type of semiconductor device
US6130823A (en) * 1999-02-01 2000-10-10 Raytheon E-Systems, Inc. Stackable ball grid array module and method
CN101981691A (zh) * 2008-06-03 2011-02-23 英特尔公司 使用无凸块内置层(bbul)封装的封装上封装

Family Cites Families (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5355102A (en) 1990-04-05 1994-10-11 General Electric Company HDI impedance matched microwave circuit assembly
US5241456A (en) 1990-07-02 1993-08-31 General Electric Company Compact high density interconnect structure
EP0547807A3 (en) * 1991-12-16 1993-09-22 General Electric Company Packaged electronic system
US6274391B1 (en) 1992-10-26 2001-08-14 Texas Instruments Incorporated HDI land grid array packaged device having electrical and optical interconnects
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
TW256013B (en) * 1994-03-18 1995-09-01 Hitachi Seisakusyo Kk Installation board
KR100218996B1 (ko) 1995-03-24 1999-09-01 모기 쥰이찌 반도체장치
US5691248A (en) 1995-07-26 1997-11-25 International Business Machines Corporation Methods for precise definition of integrated circuit chip edges
US5841193A (en) * 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
CN1167131C (zh) 1997-08-19 2004-09-15 株式会社日立制作所 基底基板及制作用来装载多个半导体裸芯片器件的构造体的方法
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6538210B2 (en) 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
JP3813402B2 (ja) 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
US6709897B2 (en) * 2002-01-15 2004-03-23 Unimicron Technology Corp. Method of forming IC package having upward-facing chip cavity
JP3925809B2 (ja) * 2004-03-31 2007-06-06 カシオ計算機株式会社 半導体装置およびその製造方法
US20070080458A1 (en) 2005-10-11 2007-04-12 Tsuyoshi Ogawa Hybrid module and method of manufacturing the same
IL171378A (en) * 2005-10-11 2010-11-30 Dror Hurwitz Integrated circuit support structures and the fabrication thereof
IL175011A (en) * 2006-04-20 2011-09-27 Amitech Ltd Coreless cavity substrates for chip packaging and their fabrication
US7682972B2 (en) * 2006-06-01 2010-03-23 Amitec-Advanced Multilayer Interconnect Technoloiges Ltd. Advanced multilayer coreless support structures and method for their fabrication
US7898093B1 (en) * 2006-11-02 2011-03-01 Amkor Technology, Inc. Exposed die overmolded flip chip package and fabrication method
US8193034B2 (en) * 2006-11-10 2012-06-05 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure using stud bumps
TWI322495B (en) * 2006-12-20 2010-03-21 Phoenix Prec Technology Corp Carrier structure embedded with a chip and method for manufacturing the same
TWI341577B (en) * 2007-03-27 2011-05-01 Unimicron Technology Corp Semiconductor chip embedding structure
US8367471B2 (en) * 2007-06-15 2013-02-05 Micron Technology, Inc. Semiconductor assemblies, stacked semiconductor devices, and methods of manufacturing semiconductor assemblies and stacked semiconductor devices
US20090096093A1 (en) * 2007-10-15 2009-04-16 Advanced Chip Engineering Technology Inc. Inter-connecting structure for semiconductor package and method of the same
US20090096098A1 (en) * 2007-10-15 2009-04-16 Advanced Chip Engineering Technology Inc. Inter-connecting structure for semiconductor package and method of the same
US7741194B2 (en) 2008-01-04 2010-06-22 Freescale Semiconductor, Inc. Removable layer manufacturing method
JP4828559B2 (ja) * 2008-03-24 2011-11-30 新光電気工業株式会社 配線基板の製造方法及び電子装置の製造方法
JP5193898B2 (ja) * 2009-02-12 2013-05-08 新光電気工業株式会社 半導体装置及び電子装置
JP5188426B2 (ja) * 2009-03-13 2013-04-24 新光電気工業株式会社 半導体装置及びその製造方法、電子装置
EP2309535A1 (en) * 2009-10-09 2011-04-13 Telefonaktiebolaget L M Ericsson (Publ) Chip package with a chip embedded in a wiring body
US8901724B2 (en) * 2009-12-29 2014-12-02 Intel Corporation Semiconductor package with embedded die and its methods of fabrication
US8822281B2 (en) 2010-02-23 2014-09-02 Stats Chippac, Ltd. Semiconductor device and method of forming TMV and TSV in WLCSP using same carrier
US8217502B2 (en) * 2010-06-08 2012-07-10 Stats Chippac Ltd. Integrated circuit packaging system with multipart conductive pillars and method of manufacture thereof
US8304880B2 (en) * 2010-09-14 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
US8642446B2 (en) 2010-09-27 2014-02-04 Stats Chippac, Ltd. Semiconductor device and method of forming protective structure around semiconductor die for localized planarization of insulating layer
KR20120031697A (ko) * 2010-09-27 2012-04-04 삼성전자주식회사 패키지 적층 구조 및 그 제조 방법
US9601434B2 (en) * 2010-12-10 2017-03-21 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming openings through insulating layer over encapsulant for enhanced adhesion of interconnect structure
US20120319295A1 (en) * 2011-06-17 2012-12-20 Chi Heejo Integrated circuit packaging system with pads and method of manufacture thereof
US8642385B2 (en) * 2011-08-09 2014-02-04 Alpha & Omega Semiconductor, Inc. Wafer level package structure and the fabrication method thereof
US9190297B2 (en) 2011-08-11 2015-11-17 Stats Chippac, Ltd. Semiconductor device and method of forming a stackable semiconductor package with vertically-oriented discrete electrical devices as interconnect structures
US8624359B2 (en) 2011-10-05 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level chip scale package and method of manufacturing the same
US9601421B2 (en) * 2011-12-30 2017-03-21 Intel Corporation BBUL material integration in-plane with embedded die for warpage control
JP5903920B2 (ja) * 2012-02-16 2016-04-13 富士通株式会社 半導体装置の製造方法及び電子装置の製造方法
KR101356143B1 (ko) 2012-05-15 2014-01-27 크루셜텍 (주) 지문센서 패키지 및 그 제조방법
CN104364902B (zh) 2012-05-25 2017-07-07 Nepes 株式会社 半导体封装、其制造方法及封装体叠层
US9171790B2 (en) * 2012-05-30 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies
US9620413B2 (en) * 2012-10-02 2017-04-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier in semiconductor packaging
US9362197B2 (en) * 2012-11-02 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Molded underfilling for package on package devices
US8772950B2 (en) 2012-11-07 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for flip chip substrate with guard rings outside of a die attach region
US9508674B2 (en) * 2012-11-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of semiconductor die package
US9412702B2 (en) * 2013-03-14 2016-08-09 Intel Corporation Laser die backside film removal for integrated circuit (IC) packaging
JP6144969B2 (ja) * 2013-06-06 2017-06-07 ルネサスエレクトロニクス株式会社 半導体装置
US9034696B2 (en) * 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
KR101488608B1 (ko) * 2013-07-19 2015-02-02 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9478498B2 (en) * 2013-08-05 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Through package via (TPV)
CN105393351A (zh) * 2013-08-21 2016-03-09 英特尔公司 用于无凸起内建层(bbul)的无凸起管芯封装接口
KR102172786B1 (ko) * 2013-11-01 2020-11-02 에스케이하이닉스 주식회사 반도체 패키지 및 그의 제조방법
US9240392B2 (en) 2014-04-09 2016-01-19 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co., Ltd. Method for fabricating embedded chips
US9570418B2 (en) * 2014-06-06 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for package warpage control using dummy interconnects
TWI534968B (zh) 2014-06-17 2016-05-21 恆勁科技股份有限公司 封裝基板、覆晶封裝電路及其製作方法
US9396999B2 (en) * 2014-07-01 2016-07-19 Freescale Semiconductor, Inc. Wafer level packaging method
US9502270B2 (en) 2014-07-08 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packages, packaging methods, and packaged semiconductor devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5990546A (en) * 1994-12-29 1999-11-23 Nitto Denko Corporation Chip scale package type of semiconductor device
US6130823A (en) * 1999-02-01 2000-10-10 Raytheon E-Systems, Inc. Stackable ball grid array module and method
CN101981691A (zh) * 2008-06-03 2011-02-23 英特尔公司 使用无凸块内置层(bbul)封装的封装上封装

Also Published As

Publication number Publication date
US11817445B2 (en) 2023-11-14
US10049898B2 (en) 2018-08-14
US20230395588A1 (en) 2023-12-07
US20160013124A1 (en) 2016-01-14
US20160013138A1 (en) 2016-01-14
US11270989B2 (en) 2022-03-08
US9991247B2 (en) 2018-06-05
US20170154794A1 (en) 2017-06-01
US11164857B2 (en) 2021-11-02
US9502270B2 (en) 2016-11-22
US9558966B2 (en) 2017-01-31
CN105261609A (zh) 2016-01-20
US20220189942A1 (en) 2022-06-16
US20170062401A1 (en) 2017-03-02
US20180286847A1 (en) 2018-10-04
US20200006313A1 (en) 2020-01-02

Similar Documents

Publication Publication Date Title
CN105261609B (zh) 半导体器件封装件、封装方法和封装的半导体器件
CN107068669B (zh) 半导体装置封装以及半导体封装及其制造方法
TWI771647B (zh) 晶圓級堆疊晶片封裝及製造其之方法
US9111870B2 (en) Microelectronic packages containing stacked microelectronic devices and methods for the fabrication thereof
CN103515362B (zh) 堆叠式封装器件和封装半导体管芯的方法
US9502391B2 (en) Semiconductor package, fabrication method therefor, and package-on package
CN105244289B (zh) 封装半导体器件的方法和封装的半导体器件
TWI531044B (zh) 半導體封裝及其製造方法
US20160365379A1 (en) Electronic device package and fabricating method thereof
CN104051334B (zh) 半导体封装和封装半导体装置的方法
CN108074828A (zh) 封装结构及其形成方法
CN107180814A (zh) 电子装置
CN102468189A (zh) 半导体封装以及封装半导体器件的方法
US20170098628A1 (en) Semiconductor package structure and method for forming the same
CN106558573A (zh) 半导体封装结构及形成该半导体封装结构的方法
CN108074872A (zh) 封装件结构及其形成方法
CN102969305B (zh) 用于半导体结构的管芯对管芯间隙控制及其方法
CN106558565A (zh) 芯片封装件及其制造方法
CN103915353A (zh) 半导体器件以及使用标准化载体形成嵌入式晶片级芯片尺寸封装的方法
US9257355B2 (en) Method for embedding a chipset having an intermediary interposer in high density electronic modules
CN103579204A (zh) 包括电容器的封装结构及其形成方法
CN105225967B (zh) 封装半导体器件的方法和封装的半导体器件
KR20150091933A (ko) 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
CN106560917A (zh) 半导体封装结构
CN107017168A (zh) 连接件形成方法和封装的半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant