CN105229782A - 半导体集成电路装置 - Google Patents

半导体集成电路装置 Download PDF

Info

Publication number
CN105229782A
CN105229782A CN201380076746.4A CN201380076746A CN105229782A CN 105229782 A CN105229782 A CN 105229782A CN 201380076746 A CN201380076746 A CN 201380076746A CN 105229782 A CN105229782 A CN 105229782A
Authority
CN
China
Prior art keywords
terminal
circuit
voltage
power
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201380076746.4A
Other languages
English (en)
Other versions
CN105229782B (zh
Inventor
成田幸辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN105229782A publication Critical patent/CN105229782A/zh
Application granted granted Critical
Publication of CN105229782B publication Critical patent/CN105229782B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/08104—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0814—Diodes only
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

半导体集成电路装置包含以彼此不同的电压工作的第1和第2区域以及从第1区域向第2区域供给信号的信号布线。第2区域包含：连接在选择性地供给电压的第1布线与供给电压的第3端子之间，通过第1布线中的电压与供给到第3端子的电压之间的差电压工作的电路；以及对第1布线中的电荷进行放电的放电电路。通过放电电路，抑制信号布线与第1布线之间的电位差扩大，能够减少包含在第2区域中的电路被击穿的情况。

Description

半导体集成电路装置
技术领域
发明涉及半导体集成电路装置，特别是涉及将彼此不同的电压作为电源电压而工作的多个电路形成在一个半导体芯片上的半导体集成电路装置。
背景技术
伴随制造半导体集成电路装置的半导体制造工序的进展，促进了构成形成在半导体芯片上的电路时的场效应晶体管(以下，称为MOSFET)的微型化。通过MOSFET的微型化，促进了形成在MOSFET的栅极与半导体基板之间的栅氧化膜的薄膜化。随着栅氧化膜实现薄膜化，相对于施加到栅极的电压的击穿耐压的降低变得显著。作为施加到栅极的电压，还包含通过在半导体集成电路装置的输送或者处理时产生的静电而产生的高电压。因此，对半导体集成电路装置实施静电放电(ESD)测试，进行针对击穿耐压降低的部分的改良。
作为这种静电放电测试，存在CDM(ChargedDeviceModel，充电装置模型)测试。CDM是半导体集成电路装置中的静电的放电模型之一。在CDM测试中，半导体集成电路装置全体成为带电的状态，从配置在半导体集成电路装置上的多个端子选择测试用的端子，使金属端子接触到所选择的端子。在接触时，在该金属端子中供给电路的接地电压。通过该接触，带电的电荷经由所选择的测试用的端子而被放电，进行CDM耐压的评价。
在CDM测试中，在接收来自以不同的电源电压工作的电路的信号的电路中，MOSFET的栅极容易被击穿。在专利文献1中，公开有通过很少数量的保护电路防止由CDM测试引起的栅极的静电放电的技术。
现有技术文献
专利文献
专利文献1：日本特开2006-100606号公报
发明内容
发明所要解决的课题
在专利文献1中，在其图1中示出包含以电源电压Vdd1和基准电压Vss1工作的电路块[1]、以电源电压Vdd2和基准电压Vss2工作的电路块[2]的半导体集成电路装置。在专利文献1中，设置有：对电源电压Vdd1与基准电压Vss2之间进行钳位的钳位电路[1]；以及对电源电压Vdd2与基准电压Vss1之间进行钳位的钳位电路[2]。另外，设置有对基准电压Vss1与基准电压Vss2之间进行钳位的钳位电路[3]。由此，针对在多个电源之间(电源：Vdd1、Vss1与电源：Vdd2、Vss2之间)产生的静电放电内、特别是由CDM引起的静电放电，能够通过很少数量的保护电路来防止。
另一方面，近年来，半导体集成电路装置的低消耗电力化的要求日益强烈，特别是对使用于便携(移动)设备的、SoC那样的半导体集成电路装置的低消耗电力化的要求强烈。为了应对这种情况，在使用于便携设备的半导体集成电路装置中导入所谓的电源截止技术。在该电源截止技术中，对于构成半导体集成电路装置的多个电路各自，设置有电源截止开关电路。电源截止开关电路被控制为对于此时不需要工作的电路不进行电源的供电。由此，减少同时工作的电路的数量，实现低消耗电力化。此时，关于电源截止开关电路，考虑其占有的半导体芯片中的面积和/或控制性，对多个电路共同设置。
在将这种多个电路看作是一个区域时，在半导体集成电路装置上设置有多个电源截止用的区域(电源截止区域)。因此，对应处理的(或者应加工)信号进行传递的信号布线，连接彼此不同的电源截止区域之间。
本申请的发明人，对通过彼此不同的电源电压工作的电路、且配置在彼此不同的电源截止区域上的电路中的MOSFET的击穿进行了研究。以下，叙述发明人的研究。
图14是发明人为了研究记载于专利文献1的图1中的半导体集成电路装置而制作的电路图。因此，在该电路图还记载有发明人的研究事项。在图14中，1400是施加用于使电路块2工作的电源电压、即电压VDD2的端子，1401是施加电路块2的基准电压(接地电压)、即电压VSS2的端子。另外，1402是施加用于使电路块1工作的电源电压、即电压VDD1的端子，1403是施加电路块1的基准电压(接地电压)、即电压VSS1的端子。即，电路块1(2)通过电压VDD2与电压VSS2(电压VDD1与电压VSS1)之间的差电压而工作。
电路块1示出为由P沟道型MOSFET(以下，称为P-FET)1406和N沟道型MOSFET(以下，称为N-FET)1407构成的电路。即，P-FET1406的源极连接到端子1402，N-FET1407的源极连接到端子1403，P-FET1406和N-FET1407各自的漏极共同连接到信号布线1413上。另外，虽然未图示，但是在P-FET1406的栅极和N-FET1407的栅极上供给有输入信号。另外，P-FET1406和N-FET1407的背栅极分别用箭头示出，与各自的源极连接。
电路块2示出为由P-FET1404和N-FET1405构成的逆变器电路。即，P-FET1404的源极连接到端子1400，N-FET1405的源极连接到端子1401，P-FET1404和N-FET1405各自的漏极共同连接。P-FET1404的栅极和N-FET1405的栅极共同与信号布线1413连接。另外，P-FET1404和N-FET1405的背栅极分别用箭头示出，与各自的源极连接。
在该图14中，1408-1410分别为钳位电路，钳位电路1408相当于专利文献1的图1中的钳位电路(1)13a，1409相当于钳位电路(2)13b，1410相当于钳位电路(3)13c。
在CDM测试中，在半导体集成电路装置带电，端子1402被选择为测试用的端子时，在该图14中，如作为CDM示出的那样，在端子1402上接触有金属端子，接地电压施加到端子1402。
通过该接地电压的施加，蓄积在P-FET1404和N-FET1405各自的栅极和信号布线1413中的电荷，经由信号布线1413和P-FET1406而向端子1402放电。在该图14中用虚线1412示出该放电的路径。另外，蓄积在N-FET1405的源极中的电荷，经由钳位电路1408而向端子1402放电。该放电路径示出为虚线1411。由此，在半导体芯片中带电的电荷，从端子1402放电。另外，在该图14中“用○包围-”来示意地示出电荷。
图15是示出用信号布线电连接供电的电压彼此不同的两个电源截止区域之间时的电路的电路图。在该图15中，对于与图14相同部分标上相同标号。如上所述，将彼此不同的电压接受为电源电压，分别用信号布线连接工作的电源截止区域之间(或者电路之间)，在本说明书中将经由所连接的信号布线传递的信号称为不同电源分配信号。
与图14同样，两个电源截止区域中的一个电源截止区域包含具有P-FET1404和N-FET1405的电路块2。另外，在该电源截止区域中，在接受电路的接地电压、即电压VSS2的端子1401与电路块2之间，设置有与电源截止开关电路相当的N-FET1502。即，N-FET1502的源极连接到端子1401，其漏极连接到电路块2。另外，在N-FET1502的栅极中，供给有用于对作为电源截止开关电路的该N-FET进行接通/断开的控制信号。
电路块2包含并列连接在端子1400与布线VSSM2之间的多个电路。而且，该多个电路分别包含用于构成电路的多个MOSFET。关于上述的MOSFET1404、1405，可以理解为示出包含在上述的多个电路内的一个电路中的MOSFT。另外，在该图15中，作为包含在上述的多个电路内的其他电路中的MOSFET的例子，示出N-FET1504。作为电源截止开关电路的N-FET1502，在其处于接通状态时，对上述的多个电路供给电压VSS2。
即，向包含在多个电路中的多个MOSFET(例如，1405、1504)供给电压VSS2。为了将多个MOSFET(在该例子中，多个N-FET)连接到电源截止用的N-FET1502，N-FET1502的漏极连接到布线(为了与电源电压布线和接地电压布线区分，以下，也称为截止电源布线)VSSM2。多个MOSFET(N-FET)与该截止电源布线VSSM2连接。在该例子中，多个N-FET的源极连接到截止电源布线VSSM2。
另外，关于作为开关电路的N-FET1502，使其物理尺寸大，以能够对多个MOSFET供给接地的电压VSS2。在本说明书中，为了表示包含在电路块中的MOSFET为其物理尺寸大的MOSFET，相当于栅极的部分示出为长方形的箱子。另外，虽然没有特别限制，但是电源截止用的N-FET1502的背栅极连接到端子1401。
电路块2中的P-FET1404的栅极与N-FET1405的栅极共同连接，从两个电源截止区域中的其他电源截止区域供给不同电源分配信号。在该图15中，作为该其他的电源截止区域，示出包含图14所示的电路块1的例子。
关于电路块1，虽然由于在图14中进行了说明，因此省略其详细的说明，但是电路块1也与电路块2同样，除了MOSFET1406、1407以外包含多个FET。对于包含多个MOSFET的电路块1，设置有作为电源截止开关电路的N-FET1503。与上述的一个电源截止区域同样，电路块1中的多个N-FET的源极连接到截止电源布线VSSM1，在截止电源布线VSSM1与端子1403之间连接有N-FET1503。
另外，在图14中叙述的钳位电路1408-1410与图14同样连接在端子1400-1403之间。
在这种结构中，与图14的情况相同，在使半导体集成电路装置全体带电，使具有接地电压的金属端子接触到端子1402时，产生如下所述的现象。即，通过带电，与在图14中说明的情况同样，在对信号(在图15中，不同电源分配信号)进行传递的信号布线1413和MOSFET1404、1405的栅极中蓄积有电荷。在金属端子接触时，该带电的电荷通过信号布线1413，经由由虚线1412所示的路径到达端子1402并被放电。
另一方面，如在图14中说明的那样，在电路块2中的N-FET1405的源极中也通过带电而蓄积有电荷。在图15的情况下，设置有电源截止用的开关电路，在多个N-FET各自的源极中被带电有电荷。另外，在用于共同连接多个N-FET的源极的截止电源布线VSSM2中，也通过带电而蓄积有电荷。此时，截止电源布线VSSM2为了连接多个N-FET的源极并且能够供给接地的电压VSS2，使其长度和其宽度比较大。因此，截止电源布线VSSM2具有的寄生电容也成为比较大的值。
如上所述，在截止电源布线VSSM2的寄生电容中蓄积的电荷、在与该截止电源布线VSSM2连接的多个FET的源极各自中蓄积电荷，在金属端子接触时，如由虚线1411所示那样，经由电源截止用的N-FET1502和钳位电路1408而被放电到端子1402。但是，在截止电源布线VSSM2的寄生电容中蓄积的电荷和在包含N-FET1405的多个N-FET的源极中蓄积的电荷的总量，与没有设置电源截止区域内的情况相比变大。另外，放电通过电源截止用的开关电路进行。因此，在将金属端子接触到端子1402时，在对这些电荷进行放电时需要花费时间。即，截止电源布线VSSM2的电位的变化，换言之，N-FET1405的源极的电位的变化变慢。另一方面，关于N-FET1405的栅极的电位，即使设置电源截止用的开关电路，也与图14的情况同样变化。因此，N-FET1405的源极与栅极之间的电位差扩大，担心N-FET1405的栅极被击穿。特别是，当伴随半导体制造工序的进展推进FET的微型化时，由于FET的栅极耐压降低，因此更担心击穿的产生。
如上所述，通过本申请的发明人的研究，发现在通过不同电源分配信号在以彼此不同的电压工作的多个电源截止区域之间进行信号的传递时，产生了新的课题。
在专利文献1中，没有意识到以彼此不同的电压工作的多个电源截止区域中的FET的击穿。
可以从本说明书的记载和附图明确其他目的和新的特征。
用于解决课题的手段
半导体集成电路装置包含以彼此不同的电压工作的第1和第2区域以及从第1区域向第2区域供给信号的信号布线。第2区域包含：连接在选择性地供给电压的第1布线与供给电压的第3端子之间，通过第1布线中的电压与供给到第3端子的电压之间的差电压工作的电路；以及对第1布线中的电荷进行放电的放电电路。通过放电电路，抑制信号布线与第1布线之间的电位差扩大，减少包含在第2区域中的电路被击穿的情况。
根据一实施方式，在第1布线与第3端子之间设置有开关电路。另外，在向包含在第1区域中的电路供给电源电压的第2端子与第3端子之间设置有钳位电路。第1布线中的电荷通过开关电路和钳位电路而被放电。由此，能够进一步抑制信号布线与第1布线之间的电位差扩大。
另外，根据一实施方式，包含在第2区域中的电路，包含与第1布线连接的多个MOSFET。通过选择性地向第1布线供给电压，从而能够实现低消耗电力化。
发明效果
根据一实施方式，可以提供能够减少静电放电的产生的半导体集成电路装置。
附图说明
图1是示出实施方式1的半导体集成电路装置的整体的布局的示意图。
图2是示出实施方式1的半导体集成电路装置的要部布局的示意图。
图3是示出实施方式1的半导体集成电路装置的结构的框图。
图4是示出实施方式1的半导体集成电路装置的结构的框图。
图5是示出实施方式1的半导体集成电路装置的结构的电路图。
图6是示出钳位电路的结构的电路图。
图7的(A)和(B)是示出放电电路的结构的构造图。
图8是示出实施方式2的半导体集成电路装置的结构的框图。
图9是示出实施方式2的半导体集成电路装置的结构的电路图。
图10是示出实施方式3的半导体集成电路装置的结构的框图。
图11是示出实施方式4的半导体集成电路装置的结构的框图。
图12是示出实施方式5的半导体集成电路装置的结构的电路图。
图13是示出实施方式6的半导体集成电路装置的结构的电路图。
图14是对发明人的研究进行说明的说明图。
图15是对发明人的研究进行说明的说明图。
具体实施方式
以下，根据附图详细说明本发明的实施方式。另外，在用于说明实施方式的整个附图中，原则上对相同部分标上相同的标号，省略其重复的说明。
(实施方式1)
<半导体集成电路装置>
图1是示出实施方式的半导体集成电路装置的布局的示意图。在图1中，100表示内置于半导体集成电路装置中的半导体芯片，105-108分别表示设置于半导体集成电路装置中的端子(引脚)。端子105是对形成在半导体芯片100中的多个数字电路供电电源电压(第1电压)VDD2的端子，端子106是对多个数字电路供给接地电压(第3电压)VSS2的端子。虽然没有特别限制，但是在该实施方式中，在半导体集成电路装置中设置有多个端子105和106。
端子107是对形成在半导体芯片100上的模拟电路供电电源电压(第2电压)VDD1的端子，端子108是对模拟电路供电接地电压(第4电压)的端子。在该实施方式中，在半导体芯片上形成有数字电路和模拟电路。向模拟电路供电电源电压和接地电压的端子与向数字电路进行供电的端子(电源端子)在物理上分离，能够对数字电路和模拟电路分别供电适当电压值的电源电压。另外，通过分离，能够减少噪声彼此传递的情况。
在图1中，101是形成在半导体芯片100上的周边输入/输出电路(以下，称为周边I/O)的区域(以下，称为周边I/O区域)，113是形成有成为该半导体集成电路装置的核心的逻辑(多个数字电路)的核心逻辑区域。另外，在该图1中，114为模拟宏区域，多个模拟电路和多个数字电路通过宏形成。在该图1中，为了避免附图变复杂，除了一部分进行了省略，但是核心逻辑区域113与模拟宏区域114之间通过多个信号布线而连接，信号的传递在彼此之间进行。
在周边I/O区域101，为了将接地电压VSS2供给到数字电路(核心逻辑区域113和模拟宏区域114中的数字电路)而配置有环状的接地电压布线111，并且为了向上述的数字电路供给电源电压VDD2而配置有环状的电源电压布线112。在接地电压布线111和电源电压布线112上连接有多个电源电压单元103、多个接地电压单元104以及多个周边I/O单元102。多个电源电压单元103分别连接到电源端子105，将向电源端子105供电的电源电压VDD2作为数字电路的电源电压，供给到核心逻辑区域113和模拟宏区域114。另外，供给到形成为环状的电源布线112。
同样，多个接地电压单元104分别连接到接地电压端子106，将接地电压VSS2作为数字电路的接地电压供给到核心逻辑区域113和模拟宏区域114。数字电路分别根据所供给的电源电压VDD2与接地电压VSS2之间的电位差(电压差)而工作。换言之，各个数字电路将电位差作为电源而工作。
多个周边I/O单元102分别设置在设置于半导体集成电路装置上的信号用的端子(信号端子：在该图1中未示出)与形成于半导体芯片上的电路(数字电路和模拟电路)之间。周边I/O单元102从电源电压布线112和接地电压布线111接受电源电压VDD和接地电压VSS2，在信号端子与电路之间进行信号的授受(输入和/或输出)。另外，为了避免附图变复杂，在图1中，关于周边I/O单元102，除了几个块以外，不标上标号而仅作为通过点填充的块来示出。
在该实施方式中，模拟宏区域114具有包含多个数字电路的电路块118(以下，也称为电路块2)、包含多个模拟电路的电路块119(以下，也称为电路块1)。另外，在模拟宏区域114中具有电源截止开关电路115(图中，表示为截止SW)、电源截止开关电路116(图中，表示为截止SW)、放电电路120。
电路块118通过截止电源布线而与电源截止开关电路115连接。虽然没有特别限制，但是在该实施方式中，从核心逻辑区域113和/或周边I/O区域101向电路块2供给电源电压VDD2，接地电压VSS2从核心逻辑区域113和/或周边I/O区域101供给到电源截止开关电路115。另一方面，电路块1通过电源电压单元109从电源电压的端子107供给模拟电路用的电源电压。另外，电路块1通过截止电源布线而与电源截止开关电路116连接。电源截止开关电路116通过接地电压单元110从接地电压的端子108供给模拟电路用的接地电压。关于截止电源布线，虽然在之后使用图3等而详细进行说明，但是在截止电源布线上连接有用于对电荷进行放电的放电电路120。
关于电源截止开关电路115和116，通过设置在核心逻辑区域113上的截止开关控制电路(图中截止SW控制)117，控制其接通/断开。即，通过来自截止开关控制电路117的控制信号121(虚线)，分别对电源截止开关电路115、116进行开关控制。关于电路块118内的各个数字电路，在使该数字电路工作时，电源截止开关电路115通过控制信号121而成为接通状态，被施加电源电压VDD2与接地电压VSS2之间的差电压并工作。同样，关于包含在电路块119中的各个模拟电路，在使该模拟电路工作时，电源截止开关电路116通过控制信号121而成为接通状态，被施加电源电压VDD1与接地电压VSS1之间的差电压并工作。
电路块118内的数字电路与电路块119内的模拟电路之间通过信号布线122而连接。数字电路和模拟电路工作，从而信号的授受通过该信号布线122在数字电路与模拟电路之间进行。电路块118和电路块119通过彼此不同的电压值的电源电压而工作。因此，通过信号布线122而授受的信号，成为不同电源分配信号。
电源电压单元109与对模拟电路用的电源电压VDD1进行供电的端子(引脚)107连接，向电路块119供给电源电压VDD1。同样，接地电压单元109与对模拟电路用的接地电压VSS1进行供电的端子(引脚)108连接，向电源截止开关电路116供给接地电压VSS1。另外，电源电压单元109和接地电压单元110不分别与环状的电压布线112和环状的接地电压布线111连接。另外，虽然未在该图1中示出，但是在电源电压单元109和接地电压单元110分别设置有用于保护电路避免静电的保护电路。
在CDM测试中，包含半导体芯片100的半导体集成电路装置被带电。在带电之后，从设置在半导体集成电路装置上的多个端子(引脚)选择测试用的端子，使金属端子接触到所选择的端子，向所选择的端子施加接地电位。在图1所示的半导体集成电路装置的例子中，在带电之后，例如从端子(引脚)105-108选择测试用的端子，接触金属端子。
接着，使用图2对模拟宏区域114及其周边部进行说明。在图中示出模拟宏区域114和具有与此相关的保护电路的周边I/O区域。在该图2中，上侧表示半导体芯片的内部，下侧表示半导体芯片的外周侧。另外，在该图2中，在与图1相同的部分标上相同的标号。
在该图2中，VSSM2为连接电源截止开关电路115与电路块118的截止电源布线，VSSM1是连接电源截止开关电路116与电路块119的截止电源布线。在电源截止开关电路115通过控制信号121而成为接通状态时，截止电源布线VSSM2成为与接地电压VSS2对应的电压。同样，在电源截止开关电路116通过控制信号121而成为接通状态时，截止电源布线VSSM1成为与接地电压VSS1对应的电压。
上述的放电电路120设置在模拟宏区域114中，连接在截止电源布线VSSM1与VSSM2之间。放电电路120优选配置在形成不同电源分配信号的电路、接受该不同电源分配信号的电路的附近。而且优选在与截止电源布线的连接中减少寄生电阻。在该实施方式中，在模拟宏区域114中配置有形成不同电源分配信号的电路块1、接受该不同电源分配信号的电路块2、截止电源布线VSSM1、VSSM2、放电电路120，彼此靠近。由此，能够以寄生电阻1～2Ω左右进行截止电源布线与放电电路120之间的连接。另外，电源截止开关电路115、116也设置在模拟宏区域114，从而实现由电源截止开关电路引起的损失的减少。
在图2中，为了容易理解与端子(引脚)之间的关系，在周边I/O区域101中示出电源电压端子105、107以及接地电压端子106、108。如上所述，在电源电压端子105和接地电压端子106上供电有数字电路用的电源电压VDD2和接地电压VSS2，在电源电压端子107和接地电压端子108上供电有模拟电路用的电源电压VDD1和接地电压VSS1。在图2中示出包含在电源电压单元109和接地电压单元110的保护电路。即，在电源电压单元109中包含连接在接地布线111与电源电压端子107之间的钳位电路202(以下，有时也称为钳位电路1)，在接地电压单元110中包含连接在电源布线112与接地电压端子108之间的钳位电路201(以下，有时也称为钳位电路2)。虽然在图1中省略，但是在模拟电路用的接地电压布线(与接地电压端子108连接的接地布线)与数字电路用的接地电压布线111之间连接有钳位电路200(以下，有时也称为钳位电路3)。关于这些钳位电路200、201以及202的结构，之后使用图5至图7进行说明，因此虽然此处省略，但是相当于记载于专利文献1的图1的钳位电路13a、13b以及13c。
<电路块1、2，电源截止开关电路以及截止电源布线>
接着，对电路块、电源截止开关电路以及截止电源布线进行叙述。图3是示出包含在半导体集成电路装置中的电路块的结构的框图。在图3中示出包含在模拟宏区域114中的电路块118、119以及电源截止开关电路115、116。
在图3中，300-1至300-N分别示出模拟电路，包含在图1和图2所示的电路块119中。另外，301-1至301-N分别示出数字电路，包含在图1和图2所示的电路块118中。模拟电路300-1至300-N与数字电路301-1至301-N通过不同值的电源电压而工作。
数字电路301-1至301-N分别并列连接在电源电压布线112与截止电源布线VSSM2之间，在截止电源布线VSSM2与接地电压布线111之间连接有电源截止开关电路115。关于电源截止开关电路115，虽然未图示，但是通过控制信号121而进行接通/断开的控制。当电源截止开关电路115成为接通状态时，截止电源布线VSSM2的电位成为与接地电压布线111中的电压VSS2对应的值。由此，在各数字电路301-1至301-N中供给有电源电压布线112中的电压与数字用截止电源布线VSSM2中的电压之间的差电压并工作。
模拟电路300-1至300-N分别并列连接在与接受模拟用电源电压VDD1的端子107连接的模拟用电源布线303与截止电源布线VSSM1之间，截止电源布线VSSM1通过电源截止开关电路116而与模拟用接地布线302连接。模拟用接地布线302与接受模拟用的接地电压VSS1的端子108连接。由此，在电源截止开关电路116通过控制信号121而成为接通状态时，模拟用截止电源布线VSSM1中的电位成为与接地电压VSS1对应的值。因此，在各模拟电路300-1至300-N中，供给有电源电压布线303中的电压与截止电源布线VSSM1中的电位之间的差电位并工作。在电源电压布线112(303)与接地电压布线302(111)之间连接有钳位电路201(202)，在接地电压布线111、302之间连接有钳位电路200。
如上所述，为了将多个电路(模拟电路300-1至300-N，数字电路301-1至301-N)共同连接，使截止电源布线VSSM2和VSSM1各自的物理长度比较长。另外，在分别从多个电路供给电流/或者分别向多个电路供给电流时，使其物理的宽度也比较大，以稳定截止电源布线(VSSM2、VSSM1)的电位。在该图3中，为了对此进行明示，用粗线描绘截止电源布线。另外，分别构成电源截止开关电路115、116的元件也比较大。因此，具有各个截止电源布线VSSM2和VSSM1的寄生电容变得比较大。
如图3所示，设置电源截止开关电路115、116而进行电源截止，从而能够实现消耗电力的减少。另外，对多个电路共同设置电源截止开关电路，从而能够抑制半导体芯片的大型化。
<钳位电路、放电电路>
图4是示出该实施方式的半导体集成电路装置的结构的框图。在之前说明的图3中，在截止电源布线VSSM1与截止电源布线VSSM2之间设置有放电电路120。另外，在图4中，在图3中示出的模拟电路300-1至300-N示出为一个电路块119，数字电路301-至301-N示出为一个电路块118。在图4中，电源截止开关电路115和116能够分别例如通过MOSFET而构成。另外，电路块118和电路块119内的数字电路和模拟电路通过MOSFET而构成。
图5是示出在图4中通过MOSET构成电源截止开关电路并通过二极管元件分别构成钳位电路200和放电电路120时的结构的电路图。接着，使用图5对半导体集成电路装置的结构和工作进行说明。
在图5中，500为P-FET，501为N-FET。P-FET500的源极和背栅极连接到电源布线112，N-FET501的源极(一个电极)和背栅极连接到截止电源布线VSSM2。另外，P-FET500和N-FET501各自的漏极(另一个电极)彼此共同连接，P-FET500和N-FET501各自的栅极也彼此共同连接。由此，通过P-FET500和N-FET501而构成逆变器电路。逆变器电路的输入、即P-FET500和N-FET501的栅极连接到信号布线122。该逆变器电路为包含在上述的电路块2中的多个数字电路中的一个电路例。
截止电源布线VSSM2通过N-FET502而连接到接地电压布线111。即，N-FET502的源极和背栅极连接到接地电压布线111，其漏极连接到截止电源布线VSSM2。关于该N-FET502，其栅极接受来自电源截止开关控制电路117(图1)的控制信号121，构成图4所示的电源截止开关电路115。即，根据控制信号121，N-FET502选择性地成为接通状态，将接地电压VSS2供给到截止电源布线VSSM2。
在图5中，503为P-FET，504为N-FET。P-FET503的源极和背栅极连接到模拟用的电源电压布线303，N-FET504的源极(一个电极)和背栅极连接到截止电源布线VSSM1。P-FET503的漏极和N-FET504的漏极(另一个电极)彼此共同连接。另外，P-FET503和N-FET504各自的漏极连接到信号布线122。在P-FET503和N-FET504各自的栅极中，从未图示的前级的电路(模拟电路)供给信号。虽然没有特别限制，但是来自彼此不同的模拟电路的信号供给到P-FET503的栅极和N-FET504的栅极。此时，例如，在N-FET504的栅极中供给有来自如差动放大电路那样的模拟电路的输出信号，P-FET503的栅极连接到电流镜电路。P-FET503和N-FET504相当于构成模拟电路的输出级的电路，是包含在电路块119中的多个模拟电路中的一个电路例。
模拟电路的输出经由信号布线122而供给到数字电路。即，输出信号经由信号布线122供给到N-FET501和P-FET500的栅极。
在图5中，505为N-FET，与N-FET502同样构成电源截止开关电路。即，N-FET505的源极和背栅极连接到模拟用的接地电压布线302，其漏极连接到截止电源布线VSSM1。虽然在附图中省略，但是上述的控制信号121被供给到N-FET505的栅极。由此，N-FET505选择性地成为接通状态。当N-FET505成为接通状态时，模拟用的接地电压VSS1被供给到截止电源布线VSSM2。
在模拟用的接地电压布线302与数字用的接地电压布线111之间，连接有一对二极管元件508、509。二极管元件508的阳极连接到二极管元件509的阴极，二极管元件508的阴极连接到二极管元件509的阳极。通过如上所述连接，从而在双方向上流过正向电流。通过该一对二极管元件，构成上述的钳位电路200。由于构成为在双方向上流过正向电流，因此当在接地电位布线111与接地电位布线302之间产生了使二极管导通以上的电位差时，电流流过钳位电路200，对该两个接地电位布线之间的电位差进行钳位。为了对电位差进行钳位，在该钳位电路200中流过电流，因此能够认为是用于对电荷进行放电的放电电路。
在图5中，506和507分别为二极管元件。该一对二极管元件506、507也具有与二极管元件508、509相同的结构。即，二极管元件506的阳极连接到二极管元件507的阴极，二极管元件506的阴极连接到二极管元件507的阳极。另外，二极管元件506的阳极连接到截止电源布线VSSM2，二极管元件506的阴极连接到截止电源布线VSSM1。通过该一对二极管元件506、507，构成图4所示的放电电路120。当在截止电源布线VSSM1与截止电源布线VSSM2之间，产生了使二极管元件导通以上的电位差时，流过电流，进行电荷的放电，其结果，电位差减少。
在图5中，用带箭头的虚线1411、1412和带箭头的实线506示出半导体集成电路装置带电之后，例如端子107成为接地电压时的放电路径。
首先，如从使用了图15的说明可理解，通过带电，在P-FET500和N-FET501的栅极和信号布线122中蓄积有电荷。另外，在寄生于截止电源布线VSSM2的寄生电容中，也通过带电而蓄积电荷。作为寄生于截止电源布线VSSM2的寄生电容，虽然使用图3和图15进行了说明，但是包含截止电源布线VSSM2的寄生电容、与截止电源布线VSSM2连接的元件(MOSFET的源极)的寄生电容以及电源截止开关电路(例如N-FET502的漏极)的寄生电容，成为比较大的电容值。因此，如在图15中说明，与连接到N-FET501的栅极的信号布线122的电位变化的速度相比，N-FET501的源极中的电位的变化变慢，在N-FET501的栅极与源极之间施加大的电位差。
相对于此，在该实施方式中，放电电路120连接到截止电源布线VSSM1、VSSM2之间。因此，当在截止电源布线VSSM2与截止电源布线VSSM1之间产生电位差时，通过放电电路120流过电流，进行电荷的放电，使截止电源布线VSSM2的电位变化。由此，通过信号布线122，对于蓄积在N-FET501的栅极中的电荷的放电，能够缩短蓄积在N-FET501的源极(截止电源布线VSSM2)中的电荷放电的延迟，能够减少N-FET501的栅极与源极之间的电位差变大的情况。该放电电路120的放电路径示出为带箭头的实线510。
另外，在该实施方式中，蓄积在N-FET501的源极中的电荷经由构成电源截止开关电路115的N-FET502和钳位电路202，还在由带箭头的虚线1411所示的路径中放电。由此，能够进一步减少N-FET501的源极电位的变化相对于由经由信号布线122的放电引起的N-FET501的栅极电位的变化的延迟的情况，能够进一步减少N-FET501的栅极击穿。
另外，由带箭头的虚线所示的放电路径1411通过电源截止用的N-FET502和钳位电路202而形成。另外，由带箭头的虚线所示的放电路径1412通过P-FET503的寄生二极管而形成。设置放电电路120而形成的放电路径506，通过放电电路120、MOSFET503以及504的寄生二极管而形成。
接着，对钳位电路201和202的结构进行说明。图6是示出该钳位电路的结构的电路图。在图6中，600为电阻元件，601为电容元件，602至604为MOSFET，605为二极管元件。另外，606和607为钳位电路的端子。端子606连接到高电位侧，端子607连接到低电位侧。例如，在图5中，在电压VDD2和VDD1与电压VSS2和VSS1相比电位高时，端子606连接到电源电压布线112或者303，端子607连接到接地电压布线111或者302。
电阻元件600与电容元件601串联连接，构成串联电路。该串联电路连接在端子606与端子607之间。MOSFET602为P-FET，MOSFET603为N-FET。该P-FET602与N-FET603以其源极·漏极路径成为串联的方式连接，以构成逆变器电路，逆变器电路的输入连接到电阻元件600与电容元件601之间的连接点。另外，逆变器电路的电源是从端子606和607供电。FET604为N-FET，其栅极和背栅极连接到上述的逆变器电路的输出。N-FET604的一个电极(源极或者漏极)连接到端子606，另一个电极(漏极或者源极)连接到端子607。二极管元件605的阳极连接到端子607，阴极连接到端子606。
在该钳位电路中，在端子606的电位相对于端子607的电位上升时，根据由电阻元件600和电容元件601构成的串联电路的时间常数，电阻元件600与电容元件601之间的连接点的电位上升。例如，当端子606的电位的上升急剧产生时，由于上述的连接点中的电位的上升变慢，因此P-FET602成为接通状态，使N-FET604成为接通状态。由此，端子606中的电位被钳位。另一方面，当端子607的电位相对于端子606的电位上升时，二极管元件605成为正向的偏置状态，对端子607的电位进行钳位。还能够认为该钳位电路由通过电阻元件600、电容元件601以及逆变器电路构成的计时器电路、通过计时器电路驱动的N-FET604构成的电源钳位电路、二极管元件605构成。
接着，关于作为放电电路120使用的一对二极管元件，对其构造进行说明。图7的(A)是形成在半导体芯片100(图1)中的一对二极管元件的平面图。另外，图7的(B)是示出图7的(A)中的截面A-A’的剖面图。
在图7的(A)和图7的(B)中示出一对二极管元件506、507(图5)。在图7的(A)和图7的(B)中，右侧所示的部分相当于二极管元件506，左侧所示的部分相当于二极管元件507。二极管元件506和507具有彼此相同的结构，因此在图7的(A)和(B)中，仅对右侧所示的二极管元件506说明其构造。
在图7的(A)和图7的(B)中，700为形成在半导体芯片100上的P型阱区，704为形成为P型阱区700中的N型阱区，703为形成在N型阱区704中的P+半导体区域。虽然没有特别限制，P+区域703在N型阱704中形成在两个地方。701为形成在N型阱区704并以包围两个地方的P+区域703的方式形成的N+区域。702是用于分离P+区域703与N+区域701的分离区域，在该实施方式中为STI。通过N+区域701，进行与N型阱704的电连接，通过N型阱区704和P+区域703形成PN接合的二极管元件。如该实施方式所述，通过形成多个P+区域703，从而能够扩大PN接合的面积。即，能够使二极管元件的阳极与阴极之间的总面对长度变长。
优选放电电路120的钳位能力高，为此优选使总面对长度变长。例如，优选使总面对长度为100um以上。通过该实施方式，能够得到100um以上的总面对长度。
在图7的(B)中，705为用于分离多个N型阱区704之间的分离区域，在该实施方式中，作为分离区域使用STI。另外，在图7的(A)中，省略分离区域705。
在图7的(A)和图7的(B)中，右侧所示的二极管元件506中的N+区域701和左侧所示的二极管元件507中的P+区域703与截止电源布线VSSM1连接。另外，在图7的(A)和图7的(B)中，右侧所示的二极管元件506中的P+区域703和左侧所示的二极管元件507中的N+区域701与截止电源布线VSSM2连接。由此，构成能够在双方向上流过电流的放电电路。
图5所示的一对二极管元件508和509，也具有在图7的(A)和图7的(B)中说明的构造。
根据该实施方式，即使为了选择性地进行电源截止而设置截止电源布线，也能够防止从由不同的电源电压工作的电路接受信号的MOSFET的栅极与源极之间的电位差在时间上更大地扩大的情况，能够减少MOSFET的栅极击穿。在从能够减少栅极的击穿的观点考虑时，放电电路120可认为是栅极保护电路，在实现低消耗电力化时还可以认为是有效的栅极保护电路。
另外，作为放电电路120，虽然也能够使用例如图6所示的钳位电路，但是在该实施方式中，使用一对二极管元件而构成。因此，能够抑制由元件数的增加引起的占有面积的增加。而且，能够使半导体芯片100(图1)中的一对二极管元件的配置比较自由，因此能够还能够有效地应用半导体芯片的空闲区域。
(实施方式2)
图8是示出实施方式2的半导体集成电路装置的结构的框图。图8所示的结构与图4所示的结构相似，在与图4相同的部分标上相同的标号。以下，主要对不同的部分进行说明。
图8与图4同样，示出形成在图1所示的模拟宏区域114上的结构。在图8中，803是相当于图4的电路块119的电路块，802是相当于图4的电路块118的电路块。即，电路块803是模拟电路，电路块802是通过信号布线804接受来自作为模拟电路的电路块803的信号的数字电路。800和801是电源截止开关电路，相当于图4的电源截止开关电路115和116。在实施方式1中，电源截止开关电路如图4所示，设置在接地电压与电路块之间。相对于此，在该实施方式2中，电源截止开关电路800和801设置在电源电压与电路块之间。即，电源截止开关电路800连接在电源电压布线112与电路块802之间，电源截止开关电路801连接在电源电压布线303与电路块803之间。
在图8中，VDDM1和VDDM2是相当于图4所示的VSSM1和VSSM2的截止电源布线。在图8中，虽然电路块802和803分别作为一个电路块示出，但是与图4同样，在各个电路块802、803中包含多个电路。该多个电路如图3所示，并联连接在截止电源布线与电源布线之间。其中，在图8所示的实施方式2中，包含在各电路块中的多个电路，并联连接在接地电压布线111、302与截止电源布线VDDM2、VDDM1之间，而不是电源电压布线112、303与截止电源布线之间。
电源截止开关电路800和801分别与电源截止开关电路115和116同样，通过控制信号121(图1)而进行接通/断开控制。由此，在无需使电路块802和803工作的期间，使电源截止开关电路800、801成为断开状态，能够实现消耗电力的减少。
在该实施方式2中，放电电路120连接在截止电源布线VDDM1与截止电源布线VDDM2之间，与上述的实施方式1同样，减少MOSFET的栅极被击穿的情况。
图8所示的电源截止开关电路800、801和电路块802、803通过MOSFET构成。接着，对通过MOSFET构成时的电路及其工作进行说明。图9是示出图8所示的块通过MOSFET构成时的电路的电路图。
在图9中，900-902和904是P-FET，903和905是N-FET。电路块1(图8的803)包含在接地电压布线302上连接了其源极和背栅极的N-FET905、在N-FET905的漏极上连接了其漏极且其背栅极和源极连接到截止电源布线VDDM1的P-FET904。在N-FET905和P-FET904各自的栅极中供给有信号，与所供给的信号对应的输出信号，通过信号布线804而被供给到电路块2。另外，信号布线804与N-FET905的漏极和P-FET904的漏极连接。
电路块2(图8的802)包含在接地电压布线111上连接了其源极和背栅极的N-FET903、在N-FET903的漏极上连接了其漏极且其背栅极和源极连接到截止电源布线VDDM2的P-FET902。虽然没有特别限制，但是N-FET903和P-FET902构成逆变器电路。即，P-FET902的栅极与N-FET903的栅极共同连接，并连接到上述的信号布线804。
电源截止开关电路801(图8)包含P-FET901，电源截止开关电路800(图8)包含P-FET900。构成电源截止开关电路801的P-FET901，其源极和背栅极连接到电源电压布线303，其漏极连接到截止电源布线VDDM1。同样，构成电源截止开关电路800的P-FET900，其源极和背栅极连接到电源电压布线112，其漏极连接到截止电源布线VDDM2。在这些电源截止用的MOSFET(P-FET900、901)的栅极中供给有控制信号121(图1)，根据控制信号121选择性地进行接通/断开控制。
通过控制信号121，在使电源截止用的MOSFET成为接通状态时，在截止电源布线VDDM1中供给有基于电源电压VDD1的电压，在截止电源布线VDDM2中供给有基于电源电压VDD2的电压。在使作为模拟电路的电路块1工作的电压(VDD1)和使作为数字电路的电路块2工作的电压(VDD2)中，其电压值不同。因此，在使电路块1和2工作时，在电路块1和电路块2中供给有不同值的电源电压，信号布线809对不同电源分配的信号进行传递。
在该实施方式中，也与实施方式1同样，在电源电压布线303与接地电压布线111之间连接有钳位电路202，在电源电压布线112与接地电压布线302之间连接有钳位电路201。另外，在接地电压布线111与接地电压布线302之间连接有钳位电路200。在该实施方式中，钳位电路200也具有以在双方向上成为正向的方式连接的一对二极管元件508、509，能够认为是放电电路。
在该实施方式2中，在截止电源布线VDDM1与截止电源布线VDDM2之间连接有放电电路120(图8)。放电电路120与实施方式1同样具有一对二极管元件506和507，这些一对二极管元件以在双方向上成为正向的方式连接。
以下，对如下情况下的工作进行说明：在CDM测试中，半导体集成电路装置带电，在多个端子(引脚)的内，端子105被选择为测试用的选择端子，在该端子105上接触有金属端子，在端子105中被施加接地电压。
通过对半导体集成电路装置的带电，在电源电压布线、接地电压布线、信号布线、截止电源布线以及各电路中的各个节点上积蓄电荷。对所选择的端子(引脚)105施加接地电压，从而所蓄积的电荷经由放电路径而流到测试用的端子(引脚)105。在图9中示出放电路径内的如下所述的3种(1)至(3)的放电路径。即，在该图9中，(1)带箭头的虚线907表示对蓄积在截止电源布线VDDM2中的电荷进行放电的放电路径。(2)带箭头的虚线906表示蓄积在信号布线809、MOSFET902以及903的栅极中的电荷的放电路径。此处，放电路径906是没有设置放电电路120(图8)时、即没有设置双方向二极管506、507时的放电路径。(3)带箭头的实线908是设置了放电电路120(双方向二极管506、507)时增加的放电路径，是对蓄积在截止电源布线VDDM2中的电荷进行放电的放电路径。
在放电路径907中，蓄积在P-FET902的源极(截止电源布线VDDM2)中的电荷经由电源截止用的P-FET900中的寄生二极管而向端子105放电。在放电路径906中，蓄积在信号布线804和MOSFET902、903的栅极中的电荷，经由P-FET904的寄生二极管、电源截止用的P-FET901、钳位电路202、钳位电路200(双方向二极管元件508、509)以及钳位电路201而向端子105放电。另外，在放电路径507中，蓄积在信号布线804和MOSFET902、903的栅极中的电荷，经由P-FET904的寄生二极管、放电电路120(双方向二极管元件506、507)以及电源截止用的P-FET900而被放电。
P-FET902的源极(截止电源布线VDDM2)中的电位通过蓄积于此的电荷被放电而变化。同样，P-FET902的栅极中的电位通过蓄积于信号布线804和MOSFET902、903的电荷被放电而变化。在这两个放电中，当在放电速度上产生大的差时，在P-FET902的源极与栅极之间产生大的电位差，导致栅极击穿。
根据该实施方式，放电电路120与截止电源布线VDDM1连接。由此，能够通过放电电路120而使对蓄积在信号布线804和MOSFET902、903中的电荷进行放电的速度提高。即，作为对蓄积在信号布线804和MOSFET902、903中的电荷进行放电的路径，增加放电路径906和新的放电路径908。在放电路径906中，在其路径上存在多个电路元件(904、901、202、200、201)，因此P-FET902的栅极电位的变化变慢，存在源极与栅极之间的电位差变大的问题。根据该实施方式，由于新的放电路径是通过放电电路120而增加，因此能够防止P-FET902的栅极与源极之间的电位差变大的情况。即，使对蓄积在信号布线804和MOSFET902、903的栅极中的电荷进行放电的放电速度提高，缩小与蓄积在截止电源布线VDDM2中的电荷的放电速度之间的差，能够防止P-FET902的源极与栅极之间的电位差变大的情况。能够减少其栅极接受不同电源分配的信号的MOSFET(P-FET902)的栅极击穿。
(实施方式3)
图10是示出实施方式3的半导体集成电路装置的结构的框图。图10所示的块结构，与在实施方式1中使用图4说明的块结构类似。因此，对于图10和图4之间相同部分标上相同的标号，此处省略其说明。以下，对与图4所示的半导体集成电路装置的不同点进行说明。
在图4中，放电电路120连接在截止电源布线VSSM1与截止电源布线VSSM2之间。相对于此，在本实施方式中，在电源电压布线112与截止电源布线VSSM1之间连接有放电电路1000。另外，在电源电压布线303与截止电源布线VSSM2之间连接有放电电路1001。作为放电电路1000和1001，使用图6所示的钳位电路。此时，图6所示的钳位电路的端子606连接到电源电压布线112(303)，钳位电路的端子607连接到截止电源布线VSSM1(VSSM2)。
由此，通过带电而蓄积在截止电源布线VSSM2中的电荷，不通过电源截止开关电路115而是通过放电电路(钳位电路)1001向电源电压布线303(端子107)放电。由此，能够使蓄积在截止电源布线VSSM2中的电荷的放电速度提高，能够减少其栅极经由信号布线122接受不同电源分配信号的MOSFET中的栅极击穿。即，防止该MOSFET的栅极电位与源极电位之间的电位差增大，实现栅极击穿的减少。
在图10中，为了应对从电路块118向电路块119供给不同电源分配信号的情况，放电电路1000连接在电源电压布线112与截止电源布线VSSM1之间。关于该放电电路1000，其工作也与上述的放电电路1001相同。此时，包含在电路块119中的MOSFET接受来自电路块118的不同电源分配信号，能够减少该MOSFET的栅极被击穿。
(实施方式4)
图11是示出实施方式4的半导体集成电路装置的结构的框图。在该图11中所示的半导体集成电路装置与在实施方式1中说明的图4的半导体集成电路装置类似。因此，在图11中，对于与图4相同的部分标上相同的标号，此处省略说明。以下，对与图4所示的半导体集成电路装置的不同点进行说明。
在图4的半导体集成电路装置宏，电源截止开关电路115、116连接在接地电压布线111、302与截止电源布线VSSM2、VSSM1之间，电路块118、119连接在电源电压布线112、303与截止电源布线VSSM2、VSSM1之间。相对于此，在该实施方式中，在电源电压布线303、112与截止电源布线VDDM1、VDDM2之间连接有电源截止开关电路116、115。另外，电路块119、118连接在截止电源布线VDDM1、VDDM2与接地电压布线302、111之间。即，在该实施方式中，在电源电压(VDD1、VDD2)侧设置有电源截止开关电路。伴随于此，构成电源开关电路的MOSFET(图5所示的电源开关用的MOSFET505、502)变更为P-FET。
另外，在该实施方式中，删除在图4中连接在截止电源布线之间的放电电路120，放电电路1100连接在截止电源布线VDDM2与接地电压布线302之间，放电电路1101连接在截止电源布线VDDM1与接地电压布线111之间。关于放电电路1100和1101的结构，使用之前利用图6说明的钳位电路。此处，图6所示的钳位电路的端子606与截止电源布线VDDM2(VDDM1)连接，钳位电路的端子607与接地电压布线3023(111)连接。
在该实施方式中，通过带电蓄积的截止电源布线VDDM1、VDDM2的电荷不通过电源截止开关电路116、115而是通过放电电路1101、1100而被放电。由此，能够使蓄积在截止电源布线中的电荷的放电速度提高，能够缩小在通过信号布线122接受不同电源分配信号的MOSFET的栅极与源极之间施加的电位差。作为其结果，能够减少MOSFET的栅极被击穿的情况。另外，图11示出通过信号布线122从电路块118向电路块119供给不同电源分配信号，或者通过信号布线122从电路块119向电路块118供给不同电源分配信号的情况。
(实施方式5)
图12是示出实施方式5的半导体集成电路装置的结构的电路图。图12所示的半导体集成电路装置与之前在实施方式1中使用图5叙述的半导体集成电路装置类似。因此，对于相同的部分标上相同的标号，此处省略说明。以下，对与图5的不同点进行说明。
在该实施方式中，变更了产生不同电源分配信号的电路。即，产生不同电源分配信号的电路块1不通过电源截止开关电路而与接地电压布线302连接。换言之，电路块1配置在电源截止区域之外，例如，成为常时工作状态。此时，构成放电电路120(图4)的双方向二极管元件506、507连接在截止电源布线VSSM2与接地电压布线302之间。
在该实施方式中，对于在带电之后对端子(引脚)107施加接地电压的情况，也与在图5中说明的情况同样，形成带箭头的虚线1411、1412和带箭头的实线510所示的放电路径。通过放电电路120(双方向二极管元件506、507)形成放电路径510，从而能够抑制接受不同电源分配信号的N-FET501中的栅极与源极之间的电位差变大的情况，能够减少栅极击穿的产生。
(实施方式6)
图13是示出实施方式6的半导体集成电路装置的结构的电路图。该实施方式的半导体集成电路装置与之前在实施方式2中说明的图9的半导体集成电路装置类似。因此，对于与图9相同的部分，标上相同的标号，省略其说明。以下，对与图9的不同点进行说明。
在该实施方式中，变更了形成不同电源分配信号的电路的结构。即，包含在形成不同电源分配信号的电路中的电路块1，不通过电源截止开关用的MOSFET而与电源电压布线303连接。换言之，电路块1配置在电源截止区域之外，例如常时工作。在图9所示的实施方式中，构成放电电路120(图8)的双方向二极管元件506、507连接在截止电源布线之间，但是在该实施方式中，连接在电源电压布线303与截止电源布线VDDM2之间。
由此，在被带电且之后对端子(引脚)105施加接地电压的情况下，也形成由带箭头的虚线906、907和带箭头的实线908所示的放电路径。即，在该情况下，也通过放电电路120形成放电路径908，因此能够抑制其栅极接受不同电源分配信号的P-FET902的栅极与源极之间的电位差变大的情况，能够减少栅极击穿。另外，此时的放电路径906成为从图9的放电路径906除去电源截止用的P-FET901的路径。
作为构成放电电路的二极管元件，虽然在图7的(A)和图7的(B)中对通过STI将P型的半导体区域与N型的半导体区域分离的构造进行了说明，但是并不限定于此。例如，也可以使用如下构造(栅极分离型)的二极管元件：使用MOSFET的栅极电极，将P型的半导体区域与N型的半导体区域分离。例如，作为二极管元件，也可以是通过STI分离而由N+半导体区域和P型阱形成的二极管元件、通过STI分离而由P+半导体区域和N型阱形成的二极管元件。另外，也可以是通过使用了栅极电极的分离而由N+半导体区域和P型阱形成的二极管元件、通过使用了栅极电极的分离而由P+半导体区域和N型阱形成的二极管元件。而且，也可以是由P型阱和N型阱形成的二极管元件。
以上，虽然以CDM测试为例进行了说明，但是在输送半导体集成电路装置时等，半导体集成电路装置带电。有时在带电的状态下将金属接触到端子(引脚)105等，而对端子(引脚)105施加接地电位。因此，在半导体集成电路装置的处理中，作为栅极保护也是有效的。另外，虽然以在模拟电路与数字电路之间传递不同电源分配信号的情况为例进行了说明，但是并不限定于此。也可以是在数字电路之间或者模拟电路之间传递不同电源分配信号的情况。当然，在图1所示的核心逻辑区域内的电路中也能够应用。
本发明不限定于上述的实施方式，包含各种变形例。上述的实施方式1～6是为了容易理解本发明而详细说明的实施方式，不一定限定于具有所说明的所有的结构。另外，还能够将某实施方式的结构的一部分置换为其他实施方式的结构。另外，还能够在某实施方式的结构中增加其他实施方式的结构。另外，关于各实施方式的结构的一部分，还能够增加·删除·置换其他的结构。
标号说明
115、116电源截止开关电路
118电路块2
119电路块1
120放电电路
200钳位电路3
201钳位电路2
202钳位电路3
VSS1、VSS2截止电源布线。

Claims (13)

1.一种半导体集成电路装置，具有：
第1端子，被施加第1电压；
第2端子，被施加与所述第1电压不同的第2电压；
第3端子，被施加与所述第1电压和所述第2电压不同的第3电压；
第1布线，选择性地与所述第3端子电连接；
第1电路，与所述第2端子连接，接受所述第2电压作为所述第1电路的工作电压，形成输出信号；
第2电路，与所述第1端子和所述第1布线连接，通过所述第1电压与所述第1布线中的电压之间的差电压而工作，且经由信号布线接受通过所述第1电路形成的输出信号；以及
第1放电电路，与所述第1布线连接，对电荷进行放电。
2.根据权利要求1所述的半导体集成电路装置，其中，
所述半导体集成电路装置具有：
开关电路，连接在所述第3端子与所述第1布线之间，选择性地将所述第3电压供给到所述第1布线；以及
钳位电路，连接在所述第3端子与所述第2端子之间。
3.根据权利要求2所述的半导体集成电路装置，其中，
所述第2电路具有并联连接在所述第1布线与所述第1端子之间的多个电路，所述多个电路中的一个电路具有MOSFET，所述信号布线连接到该MOSFET的栅极，在所述第1布线上连接有该MOSFET的一个电极。
4.根据权利要求1所述的半导体集成电路装置，其中，
所述半导体集成电路装置具有：
第4端子，与所述第1端子、所述第2端子以及所述第3端子不同；以及
第2布线，选择性地连接到所述第4端子，被供给跟随施加到所述第4端子的第4电压的电压，
所述第1电路通过所述第2电压与所述第2布线中的电压之间的差电压而工作，
所述第1放电电路是如下的放电电路：具有一对端子，所述一对端子的一个端子连接到所述第1布线，所述一对端子的另一个端子连接到所述第2布线，在所述一对端子之间在双方向上对电荷进行放电。
5.根据权利要求1所述的半导体集成电路装置，其中，
所述半导体集成电路装置具有：
第5端子，与所述第1端子、所述第2端子以及所述第3端子不同；
第3布线，选择性地连接到所述第5端子，被供给跟随施加到所述第5端子的第5电压的电压；以及
第2放电电路，连接到所述第3布线，对电荷进行放电，
所述第1电路通过所述第2电压与所述第3布线中的电压之间的差电压而工作，
所述第1放电电路是如下的放电电路：具有一对端子，所述一对端子的一个端子连接到所述第1布线，所述一对端子的另一个端子连接到所述第2端子，在所述一对端子之间在双方向上对电荷进行放电，
所述第2放电电路是如下的放电电路：具有一对端子，所述一对端子的一个端子连接到所述第3布线，所述一对端子的另一个端子连接到所述第1端子，在所述一对端子之间在双方向上对电荷进行放电。
6.根据权利要求1所述的半导体集成电路装置，其中，
所述半导体集成电路装置具有与所述第1端子、所述第2端子以及所述第3端子不同的第6端子，
所述第1电路通过所述第2电压与所述第6端子中的电压之间的差电压而工作，
所述第1放电电路是如下的放电电路：具有一对端子，所述一对端子的一个端子连接到所述第1布线，所述一对端子的另一个端子连接到所述第6端子，在所述一对端子之间在双方向上对电荷进行放电。
7.根据权利要求4所述的半导体集成电路装置，其中，
所述半导体集成电路装置具有：
连接在所述第1端子与所述第4端子之间的钳位电路；以及
连接在所述第2端子与所述第3端子之间的钳位电路。
8.根据权利要求7所述的半导体集成电路装置，其中，
所述半导体集成电路装置具有连接在所述第3端子与所述第4端子之间的放电电路。
9.根据权利要求5所述的半导体集成电路装置，其中，
所述半导体集成电路装置具有：
连接在所述第1端子与所述第5端子之间的钳位电路；以及
连接在所述第2端子与所述第3端子之间的钳位电路。
10.根据权利要求6所述的半导体集成电路装置，其中，
所述半导体集成电路装置具有：
连接在所述第1端子与所述第6端子之间的钳位电路；以及
连接在所述第2端子与所述第3端子之间的钳位电路。
11.根据权利要求10所述的半导体集成电路装置，其中，
所述半导体集成电路装置具有连接在所述第3端子与所述第6端子之间的放电电路。
12.根据权利要求4所述的半导体集成电路装置，其中，
所述第2电路具有并联连接在所述第1布线与所述第1端子之间的多个电路，所述多个电路中的一个电路具有MOSFET，所述信号布线连接到该MOSFET的栅极，在所述第1布线上连接有该MOSFET的一个电极。
13.根据权利要求4所述的半导体集成电路装置，其中，
所述放电电路包含分别具有阳极和阴极的一对二极管元件，一个二极管元件的阳极连接到另一个二极管的阴极，所述一个二极管元件的阴极连接到另一个二极管的阳极。
CN201380076746.4A 2013-05-21 2013-05-21 半导体集成电路装置 Expired - Fee Related CN105229782B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/064089 WO2014188514A1 (ja) 2013-05-21 2013-05-21 半導体集積回路装置

Publications (2)

Publication Number Publication Date
CN105229782A true CN105229782A (zh) 2016-01-06
CN105229782B CN105229782B (zh) 2018-05-08

Family

ID=51933104

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380076746.4A Expired - Fee Related CN105229782B (zh) 2013-05-21 2013-05-21 半导体集成电路装置

Country Status (5)

Country Link
US (1) US10090829B2 (zh)
JP (1) JP6028097B2 (zh)
CN (1) CN105229782B (zh)
TW (1) TWI628447B (zh)
WO (1) WO2014188514A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107968087A (zh) * 2016-10-20 2018-04-27 瑞萨电子株式会社 半导体集成电路和包括该半导体集成电路的半导体器件

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10090829B2 (en) * 2013-05-21 2018-10-02 Renesas Electronics Corporation Semiconductor integrated circuit device
EP3312875A4 (en) * 2015-06-19 2019-01-23 Renesas Electronics Corporation SEMICONDUCTOR DEVICE
JP6521792B2 (ja) * 2015-08-10 2019-05-29 ルネサスエレクトロニクス株式会社 半導体装置
CN108886020B (zh) * 2016-03-28 2022-09-09 株式会社索思未来 半导体集成电路装置
JP6847797B2 (ja) * 2017-09-21 2021-03-24 キオクシア株式会社 半導体記憶装置
JP7089463B2 (ja) * 2018-12-11 2022-06-22 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置システム
CN111965523B (zh) * 2020-08-14 2023-05-09 上海兆芯集成电路有限公司 芯片测试方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6040968A (en) * 1997-06-30 2000-03-21 Texas Instruments Incorporated EOS/ESD protection for high density integrated circuits
US20030141926A1 (en) * 2002-01-28 2003-07-31 Hiroyuki Mizuno Semiconductor integrated circuit device
CN1702860A (zh) * 2004-05-25 2005-11-30 株式会社东芝 静电保护电路及使用它的半导体集成电路器件
US20060077601A1 (en) * 2004-09-30 2006-04-13 Hiroyuki Ikeda Semiconductor device
CN1866522A (zh) * 2005-05-18 2006-11-22 恩益禧电子股份有限公司 半导体集成电路装置
CN101483406A (zh) * 2009-01-21 2009-07-15 许爱国 一种电风扇调速器
JP2010225782A (ja) * 2009-03-23 2010-10-07 Renesas Electronics Corp 半導体集積回路装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6144542A (en) * 1998-12-15 2000-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. ESD bus lines in CMOS IC's for whole-chip ESD protection
JP2002064150A (ja) * 2000-06-05 2002-02-28 Mitsubishi Electric Corp 半導体装置
JP4946000B2 (ja) 2005-10-24 2012-06-06 セイコーエプソン株式会社 集積回路装置及び電子機器
US7911855B2 (en) 2006-02-24 2011-03-22 Renesas Technology Corp. Semiconductor device with voltage interconnections
JP2009130119A (ja) * 2007-11-22 2009-06-11 Toshiba Corp 半導体集積回路
JP5532566B2 (ja) 2008-09-24 2014-06-25 セイコーエプソン株式会社 半導体装置
JP2011096879A (ja) 2009-10-30 2011-05-12 Panasonic Corp 半導体集積回路
US9197061B2 (en) * 2010-12-21 2015-11-24 Infineon Technologies Ag Electrostatic discharge clamping devices with tracing circuitry
US10090829B2 (en) * 2013-05-21 2018-10-02 Renesas Electronics Corporation Semiconductor integrated circuit device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6040968A (en) * 1997-06-30 2000-03-21 Texas Instruments Incorporated EOS/ESD protection for high density integrated circuits
US20030141926A1 (en) * 2002-01-28 2003-07-31 Hiroyuki Mizuno Semiconductor integrated circuit device
CN1702860A (zh) * 2004-05-25 2005-11-30 株式会社东芝 静电保护电路及使用它的半导体集成电路器件
US20060077601A1 (en) * 2004-09-30 2006-04-13 Hiroyuki Ikeda Semiconductor device
CN1866522A (zh) * 2005-05-18 2006-11-22 恩益禧电子股份有限公司 半导体集成电路装置
CN101483406A (zh) * 2009-01-21 2009-07-15 许爱国 一种电风扇调速器
JP2010225782A (ja) * 2009-03-23 2010-10-07 Renesas Electronics Corp 半導体集積回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107968087A (zh) * 2016-10-20 2018-04-27 瑞萨电子株式会社 半导体集成电路和包括该半导体集成电路的半导体器件

Also Published As

Publication number Publication date
US20160126942A1 (en) 2016-05-05
WO2014188514A1 (ja) 2014-11-27
US10090829B2 (en) 2018-10-02
CN105229782B (zh) 2018-05-08
JP6028097B2 (ja) 2016-11-16
TW201506425A (zh) 2015-02-16
JPWO2014188514A1 (ja) 2017-02-23
TWI628447B (zh) 2018-07-01

Similar Documents

Publication Publication Date Title
CN105229782A (zh) 半导体集成电路装置
CN107528572B (zh) 电路和用于运行该电路的方法
CN104319275A (zh) 静电放电保护电路
CN104517957B (zh) 静电放电(esd)电路
CN102195280B (zh) 静电放电保护电路和半导体设备
CN105655325A (zh) 静电放电保护电路、结构及其制造方法
US9035389B2 (en) Layout schemes for cascade MOS transistors
US9379707B2 (en) Decoupling circuit and semiconductor integrated circuit
US20120038003A1 (en) Semiconductor device
US10488452B2 (en) Test board for semiconductor device and test system including the same
CN103247697B (zh) 去耦电容器及具有该去耦电容器的集成电路
CN103066071A (zh) 半导体集成电路器件
CN107146782A (zh) 用于标准单元的中段制程带
Do et al. Design of All-Directional ESD Protection circuit with SCR-based I/O and LIGBT-based Power clamp
CN106357261A (zh) 具自身静电防护功能的输出缓冲电路
CN107508593A (zh) 具有背栅极切换的半导体结构
KR20130072090A (ko) 반도체 집적회로
US20170133923A1 (en) Reducing thermal runaway in inverter devices
CN115955223A (zh) 具备静电放电保护的晶体管开关
CN117561600A (zh) 具有稳健静电放电的接口电路
CN107968087A (zh) 半导体集成电路和包括该半导体集成电路的半导体器件
CN201213133Y (zh) 一种更均匀导通的电容耦合静电放电防护器件
Tong et al. HBM failure diagnosis on a high-frequency analog design with full-chip dynamic ESD simulation
JP7413303B2 (ja) 半導体装置及び半導体システム
CN101378191B (zh) 静电放电保护电路及使用其的电子产品

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20180508

Termination date: 20190521

CF01 Termination of patent right due to non-payment of annual fee