CN103247697B - 去耦电容器及具有该去耦电容器的集成电路 - Google Patents

去耦电容器及具有该去耦电容器的集成电路 Download PDF

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Abstract

本申请提供了一种去耦电容器，包括去耦电容和与MOS晶体管的栅极连接的电阻，去耦电容为MOS晶体管。本申请还提供了一种集成电路，包括去耦电容器，去耦电容器包括NMOS晶体管和PMOS晶体管，PMOS晶体管的漏端连接到NMOS晶体管的栅极，NMOS晶体管的漏端连接到PMOS晶体管的栅极，PMOS晶体管的源极电压高于NMOS晶体管的源极电压。本申请的去耦电容器及具有该去耦电容器的集成电路，能够增强去耦电容器和集成电路的ESD防护能力。

Description

去耦电容器及具有该去耦电容器的集成电路
技术领域
本申请涉及集成电路技术领域，特别是涉及一种去耦电容器及具有该去耦电容器的集成电路。
背景技术
随着集成电路工艺几何尺寸的减小，越来越多的晶体管被集成在一个芯片上，而时钟频率则已经扩大到GHz的范围，集成电路芯片的密度和速度性能得到了显著改进，使这些器件组成的***的开关时间达到亚毫微秒。但是，这一高速开关过程通常会导致高的瞬态电流，引起电源颤动的电源电压变化。与此同时，为了降低功耗，电源电压随着工艺尺寸的减小也一直在降低，因此集成电路将越来越容易受到电源噪声的影响。
为此，通常的做法为采用去耦电容器来使器件与电源颤动隔离开来。一种做法为，在芯片外部设置去耦电容器，用引线直接连接到集成电路芯片，此种芯片与去耦电容器分开设置的方式会增加其衬底结构的复杂性，同时会提高装配成本。另外一种做法为，直接在芯片上设置去耦电容器，利用去耦电容器上存储的电荷来辅助电源提供部分电荷，从而保持电源电压的相对恒定。此种方法中，一般会使用NMOS晶体管来作为去耦电容，参照图1，其中，NMOS晶体管的栅极连接到VDD电源线，源极、漏极和衬底端则全部连到GND。因为NMOS晶体管的栅氧很薄，可以提供较大的电容，但是也正是因为NMOS晶体管的栅氧很薄，致使静电放电(ESD，Electro-Staticdischarge)防护能力降低，也即潜在的静电放电风险可能会将栅氧击穿，从而永久性破坏芯片。随着工艺尺寸的不断降低，特别是从90nm工艺开始，栅氧越来越薄，这种传统去耦电容结构面临越来越大的ESD风险。
发明内容
本申请所要解决的技术问题是提供一种去耦电容器及具有该去耦电容器的集成电路，能够解决目前的去耦电容器和集成电路的ESD风险。
为了解决上述问题，本申请公开了一种去耦电容器，包括：
去耦电容，所述去耦电容为MOS晶体管；和
与所述MOS晶体管的栅极连接的电阻。
进一步地，所述电阻为MOS晶体管，且作为去耦电容的MOS晶体管和作为电阻的MOS晶体管其中一个为NMOS晶体管，另一个为PMOS晶体管，所述NMOS晶体管的栅极连接所述PMOS晶体管的漏端，所述PMOS晶体管的栅极连接所述NMOS晶体管的漏端，所述PMOS晶体管的源极电压高于NMOS晶体管的源极电压。
进一步地，所述NMOS晶体管的源极接地，所述PMOS晶体管的源极连接到电源。
进一步地，所述去耦电容为NMOS晶体管，所述电阻为PMOS晶体管。
进一步地，所述去耦电容为PMOS晶体管，所述电阻为NMOS晶体管。
进一步地，所述NMOS晶体管的数量至少为一，当其数量大于1时，NMOS晶体管相互并联；所述PMOS晶体管的数量至少为一，当其数量大于1时，PMOS晶体管相互并联。
进一步地，所述作为去耦电容的MOS晶体管的数量与作为电阻的MOS晶体管的数量相同。
进一步地，所述作为去耦电容的MOS晶体管的数量与作为电阻的MOS晶体管的数量不同。
进一步地，所述为去耦电容的MOS晶体管与作为电阻的MOS晶体管同为高压管或同为低压管。
进一步地，所述每一个MOS晶体管的源极和各自的衬底端通过金属线连接。
为了解决上述问题，本申请还公开了一种集成电路，包括：
去耦电容器，所述去耦电容器包括NMOS晶体管和PMOS晶体管，所述PMOS晶体管的漏端连接到NMOS晶体管的栅极，NMOS晶体管的漏端连接到PMOS晶体管的栅极，所述PMOS晶体管的源极电压高于NMOS晶体管的源极电压。
进一步地，所述NMOS晶体管的源极接地，所述PMOS晶体管的源极连接到电源。
进一步地，所述每一个MOS晶体管的源极和各自的衬底端通过金属线连接。
进一步地，所述NMOS晶体管的数量至少为一，当其数量大于1时，NMOS晶体管相互并联；所述PMOS晶体管的数量至少为一，当其数量大于1时，PMOS晶体管相互并联。
与现有技术相比，本申请包括以下优点：
本申请的去耦电容器以及具有该去耦电容器的集成电路通过在去耦电容的栅极添加一个电阻，例如采用两个漏断分别与对方栅极连接的晶体管的组合作为去耦电容器，此种方式中，可以避免去耦电容的栅极直接连接到电源，从而可以限制去耦电容的最大电流以及去耦电容栅极上的最大电压，增强了ESD防护特性。
另一方面，从版图角度考虑，这种交叉耦合结构可以非常容易的由传统去耦电容对单元改变得来，也就是说仅仅通过改变金属线连接，而不需要增加额外的版图面积，就可以增强其ESD防护特性，从而避免额外占用集成电路的空间，有效的控制了集成电路的尺寸。
当然，实施本申请的任一电路不一定需要同时达到以上所述的所有优点。
附图说明
图1是一种常见的去耦电容器的结构示意图；
图2是本申请的去耦电容器实施例一的结构示意图；
图3是本申请的去耦电容器实施例二的结构示意图；
图4是本申请的去耦电容器的原理结构示意图；
图5是本申请的集成电路的结构示意图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。
参照图2，示出本申请的一种去耦电容器实施例一，包括作为去耦电容的MOS晶体管10和与MOS晶体管10的栅极连接的电阻20。通过在MOS晶体管10的栅极连接电阻20，可以限制流向MOS晶体管10的最大电流以及MOS晶体管10的栅极上的电压，从而增强ESD防护能力，使MOS晶体管10免受潜在的ESD破坏。其中，电阻20阻值的选取根据集成电路芯片的具体结构来确定，需要同时保证集成电路芯片的ESD防护能力和瞬态特性，一般来说，其取值范围在几万欧姆到几十万欧姆之间。
优选地，电阻20也为MOS晶体管，且作为电阻的MOS晶体管与作为去耦电容的MOS晶体管之间需要其中一个为NMOS晶体管，另一个为PMOS晶体管，两者通过并联连接。该NMOS晶体管和PMOS晶体管组合为一个整体，互相提供电阻和去耦电容，从而使NMOS晶体管的栅极通过PMOS晶体管的沟道电阻与其他装置，如VDD电源线连接，PMOS晶体管的栅极通过NMOS晶体管的沟道电阻连接到其他装置，如接地(GND)，而不是传统结构中的直接连到VDD电源线或者接地。因此，两者互为增加的沟道电阻，从而增强了ESD防护特性。其中，两个晶体管(PMOS和NMOS)的源极(S)和各自的衬底端(B)都分别通过金属线连接。
参照图3，示出本申请的一种去耦电容器实施例二，包括NMOS晶体管40和PMOS晶体管50。其中，PMOS晶体管50的漏端(D)连接到NMOS晶体管40的栅极(G)，而NMOS晶体管40的漏端(D)则连接到PMOS晶体管50的栅极(G)。其中，PMOS晶体管的源极(S)电压高于NMOS晶体管的源极(S)电压。本申请中，NMOS晶体管的栅极通过PMOS晶体管的沟道电阻连接到VDD电源线上(即PMOS晶体管的源极连接电源)，PMOS晶体管的栅极通过NMOS晶体管的沟道电阻连接到GND上(即NMOS晶体管的源极接地)。正是这个增加的沟道电阻增强了ESD防护特性。可以理解，PMOS晶体管的源极和NMOS晶体管的源极还可以与其他装置进行连接，只要能够保证PMOS晶体管的源极电压高于NMOS晶体管的源极电压即可。另外，两个晶体管(PMOS和NMOS)的源极(S)和衬底端(B)都分别通过金属线连接。即NMOS晶体管的源极(S)和衬底端(B)通过金属线连接后都接地，PMOS晶体管的源极(S)和衬底端(B)通过金属线连接后都连接到VDD电源线上。
通过NMOS晶体管40和PMOS晶体管50按照此种方式并联连接，相当于在NMOS晶体管的栅极连接了一个沟道电阻，PMOS晶体管的栅极上也连接了一个沟道电阻。为此，可以同时保证增强ESD防护能力，又能避免影响瞬态特性。
本申请中，假设NMOS晶体管40作为去耦电容，PMOS晶体管50作为电阻，那么NMOS晶体管40的栅极通过PMOS晶体管50的沟道电阻连接到VDD电源线上，而不是直接连到VDD电源线。类似的，PMOS晶体管50的栅极通过NMOS晶体管40的沟道电阻连接到GND上。参照图4，直观上看，这个NMOS晶体管40和PMOS晶体管50可以共同提供去耦电容和电阻，且互相提供增加的电阻，因此，增加的电阻连同去耦电容一起可以看作是一个低通滤波器。当电源线由于ESD而突然发生电压跳变时，NMOS晶体管的栅极电压并不会立即随之发生同样的增加，而是会经历一段延时。这段延时是至关重要的，在ESD保护电路完全工作之前可以保护器件栅氧不受破坏。
可以理解，去耦电容器中的NMOS晶体管和PMOS晶体管数量可以均为一个，也可以为多个，二者的数量可以相同，也可以不同，本申请中对此并不限制。当数量为多个时，作为去耦电容的MOS晶体管需要为相同的MOS晶体管，作为电阻的MOS晶体管需要为相同的MOS晶体管，且与作为去耦电容的MOS晶体管不同，同时保证相同的MOS晶体管之间相互并联即可，其实际数量的选取根据集成芯片所需要的电压保护程度确定。例如，作为去耦电容的MOS晶体管为NMOS晶体管，其数量有三个，作为电阻的MOS晶体管为PMOS晶体管，其数量有两个，那么连接方式为：三个NMOS晶体管并联，即三者的栅极与栅极连接，漏端与漏端连接；两个PMOS晶体管并联，即两者的栅极与栅极连接，漏端与漏端连接；最后再将并联后的NMOS晶体管的栅极与并联后的PMOS晶体管的漏端连接，并联后的NMOS晶体管的漏端与并联后的PMOS晶体管的栅极连接。另外，为了保证去耦电容器的正常工作及版图的合理布局，NMOS晶体管和PMOS晶体管需要同为高压管或者低压管。
参照图5，示出本申请的集成电路100，包括去耦电容器300，该去耦电容器300包括NMOS晶体管和PMOS晶体管。其中，PMOS晶体管的漏端(D)连接到NMOS晶体管的栅极(G)，而NMOS晶体管的漏端(D)连接到PMOS晶体管的栅极(G)。其中一个的源极(S)连接电源，另一的源极(S)接地。其中，PMOS晶体管的源极电压高于NMOS晶体管的源极电压。本申请中，NMOS晶体管的栅极通过PMOS晶体管的沟道电阻连接到VDD电源线上(即PMOS晶体管的源极连接电源)，PMOS晶体管的栅极通过NMOS晶体管的沟道电阻连接到GND上(即NMOS晶体管的源极接地)。正是这个增加的沟道电阻增强了ESD防护特性。
本申请的去耦电容器以及具有该去耦电容器的集成电路通过在去耦电容的栅极添加一个电阻，例如采用两个漏端分别与对方栅极连接的晶体管的组合作为去耦电容器，此种方式中，可以避免去耦电容的栅极直接连接到电源，从而可以限制去耦电容的最大电流以及去耦电容栅极上的最大电压，增强了ESD防护特性。
另一方面，从版图角度考虑，这种交叉耦合结构可以非常容易的由传统去耦电容对单元改变得来，也就是说仅仅通过改变金属线连接，而不需要增加额外的版图面积，就可以增强其ESD防护特性，从而避免额外占用集成电路的空间，有效的控制了集成电路的尺寸。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于集成电路实施例而言，由于其与去耦电容器实施例基本相似，所以描述的比较简单，相关之处参见去耦电容器实施例的部分说明即可。
以上对本申请所提供的去耦电容器及具有该去耦电容器的集成电路进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种去耦电容器，其特征在于，包括：
去耦电容，所述去耦电容为MOS晶体管；和
与所述MOS晶体管的栅极连接的电阻；
所述电阻为MOS晶体管，且作为去耦电容的MOS晶体管和作为电阻的MOS晶体管其中一个为NMOS晶体管，另一个为PMOS晶体管，所述NMOS晶体管的栅极连接所述PMOS晶体管的漏端，所述PMOS晶体管的栅极连接所述NMOS晶体管的漏端，所述PMOS晶体管的源极电压高于NMOS晶体管的源极电压；
所述作为去耦电容的MOS晶体管与作为电阻的MOS晶体管同为高压管或同为低压管；
每一个所述MOS晶体管的源极和各自的衬底端通过金属线连接。
2.如权利要求1所述的去耦电容器，其特征在于，所述NMOS晶体管的源极接地，所述PMOS晶体管的源极连接到电源。
3.如权利要求1所述的去耦电容器，其特征在于，所述去耦电容为NMOS晶体管，所述电阻为PMOS晶体管。
4.如权利要求1所述的去耦电容器，其特征在于，所述去耦电容为PMOS晶体管，所述电阻为NMOS晶体管。
5.如权利要求1至4任一项所述的去耦电容器，其特征在于，所述NMOS晶体管的数量至少为一，当其数量大于1时，NMOS晶体管相互并联；所述PMOS晶体管的数量至少为一，当其数量大于1时，PMOS晶体管相互并联。
6.如权利要求5所述的去耦电容器，其特征在于，所述作为去耦电容的MOS晶体管的数量与作为电阻的MOS晶体管的数量相同。
7.如权利要求5所述的去耦电容器，其特征在于，所述作为去耦电容的MOS晶体管的数量与作为电阻的MOS晶体管的数量不同。
8.一种集成电路，其特征在于，包括：
去耦电容器，所述去耦电容器包括NMOS晶体管和PMOS晶体管，所述PMOS晶体管的漏端连接到NMOS晶体管的栅极，NMOS晶体管的漏端连接到PMOS晶体管的栅极，所述PMOS晶体管的源极电压高于NMOS晶体管的源极电压；所述NMOS晶体管和所述PMOS晶体管其中一个为电阻，另一个为去耦电容；
所述作为去耦电容的MOS晶体管与作为电阻的MOS晶体管同为高压管或同为低压管；
每一个所述MOS晶体管的源极和各自的衬底端通过金属线连接。
9.如权利要求8所述的集成电路，其特征在于，所述NMOS晶体管的源极接地，所述PMOS晶体管的源极连接到电源。
10.如权利要求8所述的集成电路，其特征在于，所述NMOS晶体管的数量至少为一，当其数量大于1时，NMOS晶体管相互并联；所述PMOS晶体管的数量至少为一，当其数量大于1时，PMOS晶体管相互并联。
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