CN110034762A - 一种采样频率可调的模数转换器 - Google Patents

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Abstract

本发明公开了一种采样频率可调的模数转换器，包括含有非交叠时钟、自举开关、运算放大器、内部时钟产生单元、DAC控制逻辑单元、异步延时逻辑模块、DAC电容阵列、延时逻辑模块、第一延时选择器和第二延时选择器；本发明采用第一延时选择器和第二延时选择器，第一延时选择器和第二延时选择器均采用三种相同的延时时间，通过选择延时时间方式，形成不同的异步时钟，从而达到采样频率可调；本发明中采用一级运放加二级锁存作为比较器，可以阻止回扫噪声，提高比较速度。

Description

一种采样频率可调的模数转换器
技术领域
本发明涉及集成电路技术领域，尤其涉及一种采样频率可调的模数转换器。
背景技术
A/D转换器是连接模拟***与数字信号处理***重要的桥梁，在数字信号处理技术及无线通信领域的广泛应用，使得对基于CMOS工艺的ADC(Analog-to-digitalconverter，模数转换器)的需求量日益增加，尤其是高速度、高精度、低功耗、低成本的ADC。SAR(Successive Approximation Register，逐次逼近型)A/D转换电路是常用的一种电路，其采样频率固定，不能实现采样频率可调。
发明内容
本发明所要解决的技术问题是针对背景技术的不足提供了一种采样频率可调的模数转换器。
本发明为解决上述技术问题采用以下技术方案：
一种采样频率可调的模数转换器，包括延时逻辑模块、比较器、逐次逼近寄存器、DAC电容阵列，还包括第一延时选择器和第二延时选择器；所述延时逻辑模块的一端与比较器的Valid信号连接，另一端与第二延时选择器的输入端连接；所述第一延时选择器的输入端与比较器的输出端连接，另一端与第二延时选择器的输出端和逐次逼近寄存器的输入端连接。根据权利要求1一种采样频率可调的模数转换器，其特征在于：所述比较器包括前级运算放大器和二级锁存器；所述前级运算放大器中，M9和M10的栅极连接输入信号VIP和VIN，前级运算放大器的输出端分别连接到二级锁存器中M3和M4的栅极，作为二级锁存器的输入信号，VOUTP和VOUTN为二级锁存器的输出信号，将VOUTP和VOUTN取反后，再经过与非门电路运算，得到Valid信号。
进一步的：所述第一延时选择器和第二延时选择器均采用3种相同的延时(设计者也可以根据需求采用多种不同的延时，具体情况视需求而定)。
进一步的：所述第一延时选择器和第二延时选择器均包含3个延时单元、3个延时选择器开关；3个延时单元相互串联，延时选择器开关switch1的一端连接延时单元delaytime1的输入端，延时选择器开关switch1的另一端连接延时单元delaytime3的输出端；延时选择器开关switch2的一端连接延时单元delaytime2的输入端，延时选择器开关switch2的另一端连接delaytime3的输出端；延时选择器开关switch3的一端连接延时单元delaytime3的输入端，延时选择器开关switch3的另一端连接delaytime3的输出端。
进一步的：所述延时单元由两个相互串联的反相器组成，第二级反相器的输入端与第一级反相器的输出端相连。
进一步的：所述延时选择器开关电路由输入信号A和B、反相器电路以及或非门电路组合而成，A和B为外部数字输入信号；switch1中，A信号连接一个反相器的输入端，该反相器的输出端连接或非门电路的一个输入端，B信号连接另一个反相器的输入端，该反相器的输出端连接或非门电路的另一个输入端；switch2中，A信号连接或非门电路的一个输入端，B信号连接反相器的输入端，该反相器的输出端连接或非门电路的另一个输入端；switch3中，A信号连接一个反相器的输入端，该反相器的输出端连接或非门电路的一个输入端，B信号连接或非门电路的另一个输入端。当A和B都为高电平时，或非门电路输出高电平；switch2中，A信号连接或非门电路的一个输入端，B信号连接反相器的输入端，该反相器的输出端连接或非门电路的另一个输入端，当A为低电平、B为高电平时，或非门电路输出高电平；switch3中，A信号连接一个反相器的输入端，该反相器的输出端连接或非门电路的一个输入端，B信号连接或非门电路的另一个输入端，当A为高电平、B为低电平时，或非门电路输出高电平。
进一步的：所述DAC电容阵列采用单调性电容开关过程，同时电容阵列采用五五分段电容。
进一步的：所述延时逻辑模块由1个PMOS管、10个并联的NMOS管电路、1个非门电路、1个与门电路、1个或门电路组成，Valid信号通过非门电路连接到PMOS管的栅极，PMOS管的漏极连接所有NMOS管的漏极以及与门电路的其中一个输入端，C1信号连接到与门电路的另一个输入端，与门电路的输出端连接到或门电路的其中一个输入端，SAMPLE信号与其中一个NMOS管的栅极相连，并连接到或门电路的另一个输入端，S2-S10信号分别连接其余9个NMOS管的栅极。
本发明还包括含有非交叠时钟、自举开关、内部时钟产生单元、DAC控制逻辑单元、异步延时逻辑模块、DAC电容阵列，其中，非交叠时钟的CLK输入端连接采样信号，非交叠时钟的CLK_1N输出端和CLK_2N输出端分别连接自举开关的CLK_1N输入端和CLK_2N输入端；自举开关的Vin输入端连接输入信号，自举开关的Vout输出端分别连接比较器的VIN输入端和DAC电容阵列的输出端；比较器的Vbias偏置端接偏置电压模块，比较器的两个输出端，一方面连接一个与门的两个输入端，另一方面分别与DAC控制逻辑单元的OUTN输出端和OUTP输出端对应连接，比较器的Valid输出端分别与内部时钟产生单元的Valid输入端和异步延时逻辑模块的Valid输入端连接；内部时钟产生单元的SAMPLE输入端连接采样信号，C1输出端至C10输出端分别与DAC控制逻辑单元的C1输入端至C10输入端对应连接，同时，内部时钟产生单元的C1-C10端还分别与异步延时逻辑模块的C1-C10端对应连接；DAC控制逻辑单元的CAP_N输出端连接对应的DAC电容阵列的输入端，DAC控制逻辑单元的CNi端和CPi端分别连接异步延时逻辑模块的CNi输入端和CPi输入端；异步延时逻辑模块的S2至S10输出端接入对应S2至S10输入端，其V_CLC输出端连接比较器的V_CLC输入端；外设参考电压Vref连接DAC控制逻辑单元的Vref输入端。
本发明采用以上技术方案与现有技术相比，具有以下技术效果：
1、本发明采用第一延时选择器和第二延时选择器，第一延时选择器和第二延时选择器均采用三种相同的延时，从而实现了采样频率可调；
2、本发明采用的比较器包含前级运算放大器和二级锁存器，可以阻止回扫噪声，提高比较速度。
附图说明
图1是本发明的整体***结构图；
图2是本发明比较器的电路图；
图3是本发明非交叠时钟的电路图；
图4是本发明自举开关的电路图；
图5是本发明内部时钟产生单元电路图；
图6是本发明DAC控制逻辑单元电路图；
图7是本发明异步延时逻辑模块电路图；
图8是延时选择器的电路图；
图9是延时选择器开关的电路图。
具体实施方式
如图1所示，一种采样频率可调的模数转换器，包括延时逻辑模块、第一延时选择器和第二延时选择器，延时逻辑模块的一端与比较器的Valid信号连接，另一端与第二延时选择器的输入端连接；所述第一延时选择器的输入端与比较器的输出端连接，另一端与第二延时选择器的输出端和逐次逼近寄存器的输入端连接。一种采样频率可调的模数转换器，还包括含有非交叠时钟、自举开关、内部时钟产生单元、DAC控制逻辑单元、异步延时逻辑模块、DAC电容阵列，其中，非交叠时钟的CLK输入端连接采样信号。
如图2所示，比较器的Vbias偏置端接偏置电压模块，比较器的两个输出端VOUTP和VOUTN，一方面取反后作为与门的两个输入端，另一方面分别与DAC控制逻辑单元的OUTN输出端和OUTP输出端对应连接，比较器的Valid输出端分别与内部时钟产生单元的Valid输入端和异步延时逻辑模块的Valid输入端连接。
如图4所示，非交叠时钟的CLK输入端连接采样信号，非交叠时钟的CLK_1N输出端和CLK_2N输出端分别连接自举开关的CLK_1N输入端和CLK_2N输入端；自举开关的Vin输入端连接输入信号，自举开关的Vout输出端分别连接比较器的VIN输入端和DAC电容阵列的输出端。
如图5所示，内部时钟产生单元的SAMPLE输入端连接采样信号，C1输出端至C10输出端分别与DAC控制逻辑单元的C1输入端至C10输入端对应连接，同时，内部时钟产生单元的C1-C10端还分别与异步延时逻辑模块的C1-C10端对应连接。
如图6所示，DAC控制逻辑单元的CAP_N输出端连接对应的DAC电容阵列的输入端，DAC控制逻辑单元的CNi端和CPi端分别连接异步延时逻辑模块的CNi输入端和CPi输入端，外设参考电压Vref连接DAC控制逻辑单元的Vref输入端。
如图7所示，异步延时逻辑模块的S2至S10输出端接入对应S2至S10输入端，其V_CLC输出端连接比较器的V_CLC输入端。
如图1所示，本发明采用单调性电容开关过程，同时电容阵列采用五五分段电容，功耗降低，版图面积进一步减小，测得的功耗为0.775mW,小于同结构电路的功耗。单调性电容阵列相比于传统结构，功耗只需要约81％，分段电容进一步降低功耗。单调性电容开关过程所具有的特点是：1、全差分结构可以抑制电源噪声，共模抑制比也较好；2、输入端经过采样后得到电压(VIP,VIN)，直接进入第一次比较，不消耗能量。假设VIP>VIN,Valid信号为高，触发内部时钟信号，对应P端的最高信号位(MSB)为1，相应的电容连接到地，另一端保持不变,此时VIP＝VIP-Vref/2；经过一段时间，比较器复位,输入端进入比较，保持这一循环，直到最低信号位(LSB)位确定。
如图1所示，一种采样频率可调的模数转换器，其基本原理是：当采样时钟为高时，电容阵列上极板通过自举开关对输入电压VIP、VIN进行采样，电容下极板均接到参考电平。采样时钟变为低电平时，采样结束，进入转换阶段。比较器输入端对采样值进行比较，输出的结果一方面经过第一延时选择器送入SAR逻辑控制单元以控制DAC电容阵列各个电容下极板的电平，另一方面送入延时逻辑模块和第二延时选择器，使比较器进入重置状态。需要知道的是，第一次比较器的输入端直接比较。假设VIN＞VIP，第一个内部时钟触发，VIN端电容开关接地，DAC电容阵列重新分布，电压大的输入端电压减小，电容开关接地，VIN＝VIN-Vref/2，VIP保持不变，电容开关接Vref，比较器复位后，第二次比较开始，依次循环10次。该结构遵循“先比较，再变化”：比较器进行比较，电容阵列电荷重新分配。先比较是指采样完成后，比较器直接对两输入电压进行比较，根据比较结果改变其中一端最高位电容下极板的连接，等DAC电容阵列稳定下来，比较器进行第二次比较，次高位电容阵列的电平再变化，一直循环10次。电路优化部分，即采用第一延时选择器和第二延时选择器的基本原理：通过选择第一延时选择器(如300ns/600ns/900ns)和第二延时选择器的类型(如300ns/600ns/900ns)，可以调节异步时钟高低电平占用时间，从而进一步影响采样频率，实现采样频率可调。
如图2所示，本发明采用的比较器包含前级运算放大器和二级锁存器，可以阻止回扫噪声，提高比较速度；比较器电路工作原理：V_CLC为高时，Valid为低；V_CLC为低时，M3，M4端比较两输入电压，由于M5和M6构成的交叉耦合具有正反馈作用，VOUTN,VOUTP其中一端变高，另一端变低，Valid变高，触发内部时钟信号Ci。假设Vin>Vip，即节点3电压上升的速度要比节点4的快，则当节点3电压增大到使得M6管导通时，电路内部形成正反馈，最终节点3上升到一个较高电平值，节点4放电至0，整个比较过程完成。然后V_CLC信号再次变为高电平，比较器进入复位阶段。
如图3所示，本发明在采样保持电路中加入非交叠时钟可以提升采样保持电路的线性度；由于反相器产生的两相时钟有较大的交叠部分，使得采样开关关断时MOS管仍然导通，导致存贮在电容上的电荷会有部分消失从而改变自举开关的栅源电压，引入开关非线性误差，降低S/H的开关线性度。非交叠时钟中，CLK可以产生两路反向非交叠时钟CLK_1N,CLK_2N,CLK_1N是与CLK同相的时钟，CLK_2N是CLK_1N的非交叠反相时钟，这样可以有效地避免交叠，从而提升S/H的线性度。
图4为本发明采用的自举开关电路，当CLK_1N为低电平时，采样开关M10关断，M1,M3,M4,M8,M9导通，其余各管关断，节点1的电压被充电到VDD,节点2的电压充电到地，节点3充电到VDD，节点4放电到地，此时的电容电荷量为VDD*C；CLK_1N为高电平时，采样开关M10导通，M7,M5,M6导通，采样管的栅端电压等于VDD+Vin，Vout等于Vin。
图5为本发明采用的内部时钟产生单元电路，该电路的基本工作原理是：当SAMPLE信号为高电平时，数据转换***处于采样阶段，内部时钟C1-C10均为低电平，Valid信号也为低电平。当SAMPLE信号为低电平时，***进入到转换阶段，比较器开始工作，输出电平值相异时，Valid信号变为高电平，D触发器选择上升沿触发，Valid信号的上升沿触发D触发器阵列，使得C1变为高电平。V_CLC信号使得比较器复位，VOUTN和VOUTP均变为低电平，使得Valid由高电平变为低电平，经过一段延迟，V_CLC信号变为低电平，比较器再次开始工作，等到输出相异的电平时，Valid信号由低电平变为高电平，上升沿触发D触发器阵列，使得C2变为高电平，电路如此依次工作，最终C10也变为高电平。由于采样信号连接D触发器的SET端，当***进入下一个采样阶段时，即SAMPLE信号再次为高电平时，电路内部时钟C1-C10均复位至低电平。
如图6所示，DAC控制逻辑单元工作原理：内部时钟信号Ci输入到与门之前要经过一段时间延迟，这是为了保证当OUTN(OUTP)完全稳定后，时钟Ci再次开启两输入与门。假设Ci在OUTN(OUTP)刚开始变化的时候已传输至与门，OUTN(OUTP)由高电平变为低电平，由于在变化开始时OUTN(OUTP)的电平值较高，电容驱动信号电压将由低电平上升，但最终仍将稳定在低电平，即电容驱动信号电压会包含有一个尖的脉冲信号，该脉冲尖峰会延长DAC的稳定时间，从而降低整个***的转换速度。
如图7所示，为了克服同步时钟控制电路需要N+1(或者N+2)倍的内部时钟作为电路主时钟的缺陷，本发明采用了一种新的异步延时逻辑模块，异步时钟可以通过内部逻辑电路产生，本发明采用的异步延时逻辑模块，只要保证延时电路的延时时间大于对应电容阵列充放电的时间，异步控制就能够正常产生；异步延时逻辑模块工作原理：在采样阶段，Valid信号为低电平，转换阶段,第一次比较时，Valid为高，内部时钟序列C1变高，C1触发DAC控制逻辑单元,CAPDrive_ni(pi)有一端信号变高，电容阵列重新分布，异步延时逻辑模块S2变高，异步信号V_CLC变低，比较器复位，第二次比较时，Valid信号变高，C2为低时，A点连接VDD和GND,A点此时可以看做低，C2变高，S2变低，V_CLC变低，依次循环10次。异步延时逻辑模块在电容充放电之后开始工作，只要保证延时电路的延迟时间大于对应电容阵列充放电的时间，ADC便可以正常工作。
异步延时逻辑模块根据内部时序产生异步控制信号。采样结束后，***进入转换阶段，SAMPLE信号变为低电平，此时A、B均为低电平，V_CLC由高电平变为低电平，比较器开始比较差分输入端的电平值，当比较器两端的输出电平相差较大的电压值时，Valid信号由低电平变为高电平。Valid信号电平由低到高的变化，一方面触发内部时钟产生单元的C1由低电平变为高电平，并且C1的上升沿触发DAC控制逻辑单元中相应的电容进行充放电；另一方面，高电平的Valid信号使电源对节点A进行充电，由于没有其他的放电通路，节点A将被充电到VDD，等到C1变为高电平时，节点B由低电平变为高电平，即V_CLC信号由低电平变为高电平。高电平值的V_CLC信号使得比较器复位，两端输出低电平，Valid信号变为低电平，即关断节点A与VDD的通路。当电容驱动信号CapDrive_n1与CapDrive_p1相异时，即电容驱动信号有一端由低电平变为高电平，相对应的电容开始放电至地，同时相异的电容驱动信号使得S2由低电平变为高电平，节点A由VDD放电至地，通过一定的延迟，V_CLC信号由高电平变为低电平，比较器进入比较状态。比较器完成比较后，两端输出的不同电平值使得Valid信号再由低电平变为高电平。一方面，经过一定的时间延迟，Valid信号的上升沿触发内部时钟产生单元，使得C2由低电平变为高电平；另一方面，由于Valid信号变为高电平，节点A到VDD之间形成导电通路，但此时S2依旧为高电平，即节点A与地之间仍有导电通路，在该异步延迟逻辑单元中P管的尺寸与N管的尺寸相同，则可知尽管节点A此时既有到VDD的通路也有到地的通路，但其电平值依然较小，可视为低电平值。当C2电平值变为高电平时，S2的电平值由高电平变为低电平值，节点A此时只有接到VDD的导电通路。经过一段时间延迟后，V_CLC变为高电平，比较器复位，输出相同的两个低电平值，Valid信号再度变为低电平，节点A与VDD的通路被切断。当C2使得电容驱动信号CapDrive_n2与CapDrive_p2其中之一变为高电平时，即某一位电容开始对地放电，S3也变为高电平，节点A由电平值VDD开始放电，经过一段时间延迟后，V_CLC信号电平变为低电平，比较器再次进入比较阶段。依次循环10次。
图8为第一延时选择器和第二延时选择器电路，电路包括3个延时单元，每个延时单元可延时300ns。当switch1关闭时，switch2和switch3断开，此时A点和B点直接导通，无延时；当switch2关闭时，switch1和switch3断开，电路中接入一个延时单元，延时300ns；当switch3关闭时，switch1和switch2断开，电路中接入两个串联的延时单元，延时600ns；当switch1、switch2和switch3都断开时，电路中接入三个串联的延时单元，延时900ns；
图9为延时选择器开关电路，每个开关电路可以看成是一个输入逻辑模块和一个或非门逻辑模块的组合，A和B都为高电平时，switch1导通，switch2和switch3断开；A为低电平，B为高电平时，switch2导通，switch1和switch3断开；A为高电平，B为低电平时，switch3导通，switch1和switch2断开；通过这种控制方式实现对延时选择电路的控制。
本技术领域技术人员可以理解的是，除非另外定义，这里使用的所有术语具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样定义，不会用理想化或过于正式的含义来解释。
以上实施例仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明保护范围之内。上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以再不脱离本发明宗旨的前提下做出各种变化。

Claims (7)

1.一种采样频率可调的模数转换器，包括延时逻辑模块、比较器、逐次逼近寄存器、DAC电容阵列，其特征在于：还包括第一延时选择器和第二延时选择器；所述延时逻辑模块的一端与比较器的Valid信号连接，另一端与第二延时选择器的输入端连接；所述第一延时选择器的输入端与比较器的输出端连接，另一端与第二延时选择器的输出端和逐次逼近寄存器的输入端连接。
2.根据权利要求1一种采样频率可调的模数转换器，其特征在于：所述比较器包括前级运算放大器和二级锁存器；所述前级运算放大器中，M9和M10的栅极连接输入信号VIP和VIN，前级运算放大器的输出端分别连接到二级锁存器中M3和M4的栅极，作为二级锁存器的输入信号，VOUTP和VOUTN为二级锁存器的输出信号，将VOUTP和VOUTN取反后，再经过与非门电路运算，得到Valid信号。
3.根据权利要求1一种采样频率可调的模数转换器，其特征在于：所述第一延时选择器和第二延时选择器均采用3种相同的延时。
4.根据权利要求3一种采样频率可调的模数转换器，其特征在于：所述第一延时选择器和第二延时选择器均包含3个延时单元、3个延时选择器开关，3个延时单元分别为：delaytime1、delaytime2、delaytime3，3个延时选择器开关分别为：switch1、switch2、switch3；3个延时单元相互串联，switch1的一端连接delaytime1的输入端，switch1的另一端连接delaytime3的输出端；switch2的一端连接delaytime2的输入端，switch2的另一端连接delaytime3的输出端；switch3的一端连接delaytime3的输入端，switch3的另一端连接delaytime3的输出端。
5.根据权利要求4一种采样频率可调的模数转换器，其特征在于：所述延时单元由两个相互串联的反相器组成，第二级反相器的输入端与第一级反相器的输出端相连。
6.根据权利要求4一种采样频率可调的模数转换器，其特征在于：所述延时选择器开关电路由输入信号A和B、反相器电路以及或非门电路组合而成，A和B为外部数字输入信号；switch1中，A信号连接一个反相器的输入端，该反相器的输出端连接或非门电路的一个输入端，B信号连接另一个反相器的输入端，该反相器的输出端连接或非门电路的另一个输入端；switch2中，A信号连接或非门电路的一个输入端，B信号连接反相器的输入端，该反相器的输出端连接或非门电路的另一个输入端；switch3中，A信号连接一个反相器的输入端，该反相器的输出端连接或非门电路的一个输入端，B信号连接或非门电路的另一个输入端。
7.根据权利要求1一种采样频率可调的模数转换器，其特征在于：所述DAC电容阵列采用单调性电容开关过程，同时电容阵列采用五五分段电容。
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