CN105139822A - 移位寄存器及其驱动方法，栅极驱动电路 - Google Patents

移位寄存器及其驱动方法，栅极驱动电路 Download PDF

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Abstract

本发明公开了一种移位寄存器及其控制方法，栅极驱动电路，移位寄存器包括第一晶体管，控制端与第一控制节点电连接，以及扫描驱动单元、复位单元和保持控制单元，以及第一保持单元，其控制端与所述第二控制节点电连接，输入端与所述第三电平信号线电连接，输出端与所述第一控制节点电连接；第二保持单元，其第一控制端与所述第二控制节点电连接，第二控制端与第二时钟信号线电连接，输入端与所述第四电平信号线电连接，输出端与所述移位寄存器的输出端电连接。本发明提供的移位寄存器极其驱动方法，栅极驱动电路，能够减小移位寄存器的功耗损失。

Description

移位寄存器及其驱动方法，栅极驱动电路
技术领域
本发明实施例涉及液晶显示技术领域，尤其涉及移位寄存器及其驱动方法，栅极驱动电路。
背景技术
在液晶显示装置的阵列基板上，形成有显示区域和围绕该显示区域的周边区域，在显示区域设置有呈矩阵排列的像素单元，每个像素单元通过一个薄膜晶体管进行控制，控制一行像素单元的所有薄膜晶体管的栅极与一条栅极线连接，对于包括X行像素单元的显示区域，则有X条栅极线引出，其中X为正整数。另外，在阵列基板的周边区域设置有栅极驱动电路，该栅极驱动电路由级联的移位寄存器依次连接形成，上述级联的移位寄存器与X条栅极线一一设置并电连接，工作时，上述级联的移位寄存器依次向对应的栅极线输出扫描信号。
现有技术中的移位寄存器通常使用N型晶体管作为扫描信号的输出控制开关，其中通过对N型晶体管的栅极施加高电平，导通上述的N型晶体管，使得从该N型晶体管源极输入的高电平信号，可以从其漏极输出，即实现扫描信号的输出。而在非扫描信号输出阶段，该N型晶体管的栅极和漏极与一低电平信号线VGL导通，从而将该N型晶体管关闭，终止输出扫描信号。然而，若在N型晶体管的栅极和漏极同时施加低电平，且电位相等时，在N型晶体管的源极和漏极之间发生漏电流现象，该漏电流现象会造成一定的功耗损失，通常栅极驱动电路中级联的移位寄存器的数目较大，这也造成现有技术中栅极驱动电路的功耗损失较大。另外，若移位寄存器中使用P型晶体管时，也存在同样的问题。
发明内容
本发明实施例提供一种移位寄存器及其驱动方法，栅极驱动电路，用于减小移位寄存器的功耗损失。
第一方面，本发明实施例提供了一种移位寄存器，包括：
第一晶体管，栅极与第一控制节点电连接，所述第一晶体管的第一极与扫描信号输入线电连接，所述第一晶体管的第二极与所述移位寄存器的输出端电连接；
扫描驱动单元，其控制端与前N级移位寄存器的输出端电连接，输入端与第一电平信号线电连接，输出端与所述第一控制节点电连接，用于控制所述第一控制节点的电位以驱动所述第一晶体管导通并输出扫描信号，N为正整数；
复位单元，其控制端与后M级移位寄存器的输出端电连接，输入端与第二电平信号线电连接，输出端与所述第一控制节点电连接，用于控制所述第一控制节点的电位以关闭所述第一晶体管，M为正整数；
保持控制单元，其控制端与所述第一控制节点电连接，第一输入端与第三电平信号线或第四电平信号线电连接，第二输入端与所述第一时钟信号线电连接，输出端与第二控制节点电连接，用于控制所述第二控制节点的电位；
第一保持单元，其控制端与所述第二控制节点电连接，输入端与所述第三电平信号线电连接，输出端与所述第一控制节点电连接；
第二保持单元，其第一控制端与所述第二控制节点电连接，第二控制端与第二时钟信号线电连接，输入端与所述第四电平信号线电连接，输出端与所述移位寄存器的输出端电连接；
所述第三电平信号线和所述第四电平信号线输出的电平信号极性相同，且第三电平信号线输出的电平信号比所述第四电平信号线输出的电平信号的绝对值大。
第二方面，本发明实施例还提供一种栅极驱动电路，包括级联的移位寄存器。
第三方面，本发明实施例还提供一种移位寄存器的驱动方法，包括：
第一阶段，所述扫描驱动单元控制所述第一控制节点的电位以驱动所述第一晶体管导通，第一控制节点充电以提高所述第一控制节点的电位；
第二阶段，所述第一晶体管导通，以将从扫描信号输入线输入的扫描信号从所述移位寄存器的输出端输出；
第三阶段，复位单元控制所述第一控制节点的电位以关闭所述第一晶体管；
第四阶段，第一保持单元将从第三电平信号线输入的电平信号传输到所述第一控制节点，以及第二保持单元将从所述第四电平信号线输入的电平信号传输到所述移位寄存器的输出端，所述第一晶体管保持截止状态。。
本发明实施例提供的技术方案，通过设置第三电平信号线和第四电平信号线，其中第三电平信号线与第一保持单元的输入端电连接，第四电平信号线的输入端与第二保持单元的输入端电连接，使得在移位寄存器的第一晶体管在输出扫描信号并复位后，第一保持单元将第三电平信号线提供的电平信号施加到第一晶体管的栅极，第二保持单元将第四电平信号线提供的电平信号施加到第一晶体管的第二极，而第三电平信号线和第四电平信号线输出的电平信号极性相同，且第三电平信号线输出的电平信号比第四电平信号线输出的电平信号的绝对值大。具体的，当第一晶体管为N型晶体管时，则上述第三电平信号线和第四电平信号线均提供低电平信号，且第三电平信号线提供的低电平信号低于第四电平信号线提供的低电平信号，从而能够达到抑制漏电流，减小功耗损失；具体的，当第一晶体管为P型晶体管时，则上述第三电平信号线和第四电平信号线均提供高电平信号，且第三电平信号线提供的高电平信号高于第四电平信号线提供的高电平信号，从而能够达到抑制漏电流，减小功耗损失。
附图说明
图1A为本发明实施例提供的一种移位寄存器的电路示意图；
图1B为本发明实施例提供的另一种移位寄存器的电路示意图；
图2A为本发明实施例提供的一种移位寄存器的电路结构图；
图2B为本发明实施例提供的另一种移位寄存器的电路结构图；
图3为本发明实施例提供的另一种移位寄存器的电路结构图；
图4是本发明实施例中N型晶体管的栅漏电压与漏电流的关系示意图；
图5为本发明实施例提供的另一种移位寄存器的电路结构图；
图6为本发明实施例提供的另一种移位寄存器的电路结构图；
图7为本发明实施例提供给的一种栅极驱动电路的结构示意图；
图8为本发明实施例提供的移位寄存器的驱动方法的流程图；
图9为本发明实施例提供的移位寄存器的驱动时序图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
图1A为本发明实施例提供的一种移位寄存器的电路示意图，如图1A所示，该移位寄存器包括第一晶体管21、扫描驱动单元22、复位单元23、保持控制单元24、第一保持单元25和第二保持单元26。
其中第一晶体管21的栅极与第一控制节点Pnode电连接，第一晶体管21的第一极与扫描信号输入线20电连接，第一晶体管21的第二极与移位寄存器的输出端OUT电连接；
扫描驱动单元22，其控制端与前N级移位寄存器的输出端OUTN电连接，输入端与第一电平信号线27电连接，输出端与第一控制节点Pnode电连接，用于控制第一控制节点Pnode的电位以驱动第一晶体管21导通并输出扫描信号，N为正整数；
复位单元23，其控制端与后M级移位寄存器的输出端OUTM电连接，输入端与第二电平信号线28电连接，输出端与第一控制节点Pnode电连接，用于控制第一控制节点Pnode的电位以关闭第一晶体管21，M为正整数,具体的，一般可以取M与N的值相等；
保持控制单元24，其控制端与第一控制节点Pnode电连接，第一输入端与第三电平信号线29，第二输入端与第一时钟信号线CKB电连接，输出端与第二控制节点Nnode电连接，用于控制第二控制节点Nnode的电位；另外，如图1B所示，在其他实施例中，保持控制单元24的第一输入端还可以与第四电平信号线30电连接；
第一保持单元25，其控制端与第二控制节点Nnode电连接，输入端与第三电平信号线29电连接，输出端与第一控制节点Pnode电连接；
第二保持单元26，其第一控制端与第二控制节点Nnode电连接，第二控制端与第二时钟信号线CK电连接，输入端与第四电平信号线30电连接，输出端与移位寄存器的输出端OUT电连接；
第三电平信号线29和第四电平信号线30输出的电平信号极性相同，且第三电平信号线29输出的电平信号比第四电平信号线30输出的电平信号的绝对值大。
具体的，当第一晶体管为N型晶体管时，则上述第三电平信号线29和第四电平信号线30均提供低电平信号，且第三电平信号线29提供的低电平信号低于第四电平信号线30提供的低电平信号，当第三电平信号线29提供的低电平信号通过第一保持单元25施加到第一控制节点Pnode，也就是N型晶体管的栅极，而第四电平信号线30提供的低电平信号通过第二保持单元26施加到N型晶体管的第二极，从而能够达到抑制N型晶体管的漏电流，减小移位寄存器的功耗损失；具体的，当第一晶体管为P型晶体管时，则上述第三电平信号线29和第四电平信号线30均提供高电平信号，且第三电平信号线提29供的高电平信号高于第四电平信号线30提供的高电平信号，当第三电平信号线29提供的高电平信号通过第一保持单元25施加到第一控制节点Pnode，也就是P型晶体管的栅极，而第四电平信号线30提供的低电平信号通过第二保持单元26施加到P型晶体管的第二极，从而能够达到抑制P型晶体管的漏电流，减小移位寄存器的功耗损失。
进一步地，在本发明上述实施例中，可以使用第一时钟信号线CKB复用为扫描信号输入线20，将第一时钟信号线CKB提供的时钟信号作为扫描信号输出给第一晶体管21，因此可以减少移位存储器的外部接线数目，第一时钟信号线CKB提供的时钟信号即可以控制保持控制单元动作，又可以在扫描信号输出阶段作为扫描信号输出给第一晶体管21。
图2A为本发明实施例提供的一种移位寄存器的电路结构图，结合图2A和图1A所示，其中的扫描驱动单元22包括第二晶体管221，其栅极与前N级移位寄存器的输出端OUTN电连接，输入端与第一电平信号线27连接，输出端与第一控制节点Pnode电连接；
复位单元23包括第三晶体管231，其栅极与后M级移位寄存器的输出端OUTM电连接，输入端与第二电平信号线28电连接，输出端与第一控制节点Pnode电连接；
保持控制单元24包括第一电容241和第四晶体管242，其中，第一电容241的第一极与第一时钟信号线CKB电连接，第二极与第二控制节点Nnode电连接，第四晶体管242的栅极与第一控制节点Pnode电连接，第一极与第三电平信号线29，第二极与第二控制节点Nnode电连接。
第一保持单元25包括第五晶体管251，其栅极与第二控制节点Nnode电连接，第一极与第三电平信号线29电连接，第二极与所述第一控制节点Pnode电连接；
第二保持单元26包括第六晶体管261和第七晶体管262，其中第六晶体管261的栅极与第二控制节点Nnode电连接，第一极与第四电平信号线30电连接，第二极与移位寄存器的输出端OUT电连接；第七晶体管262的栅极与第二时钟信号线CK电连接，第一极与第四电平信号线30电连接，第二极与移位寄存器的输出端OUT电连接。
还有另外一种实现方式，在图1B的基础上，参见图2B所示的，其中保持控制单元24中的第四晶体管242的第一极与第四电平信号线30电连接，第二极与第二控制节点Nnode电连接。相对于图2B提供的实施方式，在图2A提供的实施方式中，在第一控制节点Pnode控制第四晶体管242导通时，第三电平信号线29提供的电平信号施加到第二保持单元26中第六晶体管261的栅极，而第四电平信号线30提供的电平信号施加到第二保持单元26中第六晶体管261的第一极，且所述第三电平信号线29和所述第四电平信号线30输出的电平信号极性相同，且第三电平信号线29输出的电平信号比所述第四电平信号线30输出的电平信号的绝对值大，即当第一晶体管为N型晶体管时，第三电平信号线29提供的低电平信号低于第四电平信号线30提供的低电平信号，从而能够达到抑制N型晶体管的漏电流，减小移位寄存器的功耗损失；当第一晶体管为P型晶体管时，第三电平信号线提29供的高电平信号高于第四电平信号线30提供的高电平信号，从而能够达到抑制P型晶体管的漏电流，减小移位寄存器的功耗损失。
图3为本发明实施例提供的另一种移位寄存器的电路结构图，如图3所示，本发明实施例提供的移位寄存器在图2A所示电路结构的基础上，进一步包括第二电容31，该第二电容31的第一极与第一控制节点Pnode电连接，第二电容31的第二极与移位寄存器的输出端OUT电连接，该第二电容31的作用是在扫描信号输出阶段，若移位寄存器的输出端OUT已经输出扫描信号，如在第一晶体管21为N型晶体管时输出高电平的扫描信号，该第二电容能够进一步维持第一控制节点Pnode处于高电位；而在第一晶体管21为P型晶体管时输出低电平的扫描信号，该第二电容能够进一步维持第一控制节点Pnode处于低电位，以确保第二晶体管21持续导通。
另外，上述图2A、图2B和图3所示实施例中，其中的第一晶体管21、第二晶体管221、第三晶体管231、第四晶体管242、第五晶体管251、第六晶体管261和第七晶体管262均为N型晶体管时。在这种情况下，其中的第一电平信号线27输出第一高电平信号，第二电平信号线28输出第一低电平信号，第三电平信号线29输出第二低电平信号，第四电平信号线30输出第三低电平信号，而第一时钟信号线CKB和第二时钟信号线CK均输出正极性脉冲信号，可选的，其中第一时钟信号线和第二时钟信号线输出信号的时序相反。
本发明各实施例中，其中的高电平信号表示其输出的电平信号为正电压信号，而低电平信号表示其输出的电平信号为负电压信号。在上述各个晶体管均为N型晶体管时，其中第二低电平信号的范围为-10～-17V，第三低电平信号的范围为-5～-12V，且在本发明各应用实例中，提供给各移位寄存器的第二低电平信号总是低于第三低电平信号。
图4是本发明实施例中N型晶体管的栅漏电压与漏电流的关系示意图，其中横坐标的栅漏电压Vgs即为上述各个实施例中第一晶体管的栅极与漏极(即第一晶体管的第二极)之间的电压，其值为栅极电压Vg与漏极电压Vs之差，即Vgs＝Vg-Vs,纵坐标表示漏电流，如图4所示的，其中第一晶体管的栅极与第二极之间的电压相等，即栅漏电压Vgs为0V时，其中的漏电流约为1.8μA，而当第一晶体管21的栅极电压更低于漏极电压时，即栅漏电压Vgs(栅极电压Vg低于漏极电压Vs)小于0时，漏电流会逐渐变小，直到当Vgs＝-4V时，例如Vg取-12V，Vs取-8V时，漏电流降至最小，最小可以降低到1nA以下，由此可见，利用本发明实施例提供的技术方案，能够有效降低漏电流造成的功耗损失。
在另一种实现方式中，图5为本发明实施例提供的另一种移位寄存器的电路结构图，如图5所示，与图3所示的移位寄存器相比，上述的第一晶体管21、第二晶体管221、第三晶体管231、第四晶体管242、第五晶体管251、第六晶体管261和第七晶体管262均为P型晶体管。此时，上述第一电平信号线27输出第四低电平信号，第二电平信号线28输出第二高电平信号，第三电平信号线29输出第三高电平信号，第四电平信号线30输出第四高电平信号，第一时钟信号线CKB和第二时钟信号线CK均输出负极性脉冲信号，可选地，其中第一时钟信号线和第二时钟信号线输出信号的时序相反。
具体的，在图5所示实施例中，其中的高电平信号取值范围为10V～20V，低电平信号取值范围为-5V～-15V，且针对第一晶体管上施加的第三高电平信号，其取值范围可以为10～17V，第四高电平信号的范围为5～12V。可选的，可以保持第一晶体管关闭时，栅极与第二极之间电压差在5V左右，以达到最佳的防止漏电流的效果。
图6为本发明实施例提供的另一种移位寄存器的电路结构图，如图6所示，在图3所示的移位寄存器的基础上，该移位寄存器还包括一个重置模块32，该重置模块32的控制端与重置信号线33电连接，输入端与第四电平信号线30电连接，第一输出端与第一控制节点Pnode电连接，第二输出端与移位寄存器的输出端OUT电连接。
具体的，作为重置模块32的一个具体实施例方式，其可以包括第八晶体管321和第九晶体管322，第八晶体管321的栅极与重置信号线33电连接，第八晶体管321的第一极与第四电平信号线30电连接，第八晶体管321的第二极与第一控制节点Pnode电连接，第九晶体管322的栅极与重置信号线33电连接，第九晶体管322的第一极与第四电平信号线30电连接，第九晶体管322的第二极与移位寄存器的输出端OUT电连接。
通过设置上述重置模块32，其中的重置信号线33直接连接到第八晶体管321和第九晶体管322的栅极，可以直接控制第八晶体管321和第九晶体管的322的导通，以使第四电平信号线30提供的电平信号分别施加到第一晶体管21的栅极和移位寄存器的输出端OUT，控制第一晶体管21的处于关断状态，以及移位寄存器的输出端输出第四电平信号线30提供的电平信号，从而可以实现将移位寄存器重置。
本发明实施例还提供了一种栅极驱动电路，图7为本发明实施例中栅极驱动电路的示意图，如图7所示，该栅极驱动电路包括级联的多个移位寄存器41，且该移位寄存器41可以是上述任一实施例所提供的移位寄存器。
本发明实施例提供的栅极驱动电路，由于移位寄存器中采用第三电平信号和第四电平信号线，其中第三电平信号线与第一保持单元的输入端电连接，第四电平信号线的输入端与第二保持单元的输入端电连接，使得在移位寄存器的第一晶体管在输出扫描信号并复位后，第一保持单元将第三电平信号线提供的电平信号施加到第一晶体管的栅极，第二保持单元将第四电平信号线提供的电平信号施加到第一晶体管的第二极，而第三电平信号线和第四电平信号线输出的电平信号极性相同，且第三电平信号线输出的电平信号比第四电平信号线输出的电平信号的绝对值大。具体的，当第一晶体管为N型晶体管时，则上述第三电平信号线和第四电平信号线均提供低电平信号，且第三电平信号线提供的低电平信号低于第四电平信号线提供的低电平信号，从而能够达到抑制漏电流，减小功耗损失；具体的，当第一晶体管为P型晶体管时，则上述第三电平信号线和第四电平信号线均提供高电平信号，且第三电平信号线提供的高电平信号高于第四电平信号线提供的高电平信号，从而能够达到抑制漏电流，减小功耗损失。
本发明实施例还提供了一种针对图1A、图2A、图3、图5或图6所示的移位寄存器的驱动方法，图8为本发明实施例提供的移位寄存器的驱动方法的流程示意图，如图8所示，包括如下步骤：
步骤101、扫描驱动单元22控制第一控制节点Pnode的电位以驱动第一晶体管21导通；
步骤102、第一晶体管21导通，以将从扫描信号输入线20输入的扫描信号从移位寄存器的输出端输出；
步骤103、复位单元23控制第一控制节点Pnode的电位以关闭第一晶体管21；
步骤104、第一保持单元25将从第三电平信号线29输入的电平信号传输到第一控制节点Pnode，以及第二保持单元26将从第四电平信号线30输入的电平信号传输到移位寄存器的输出端，第一晶体管21保持截止状态。本步骤中，在第一晶体管21保持截止状态时，其中第一晶体管21的栅极的电压有由第三电平信号线29提供，而第一晶体管21的第二极与移位寄存器的输出端电连接，其电压由第四电平信号线30提供，且第三电平信号线29和第四电平信号线30输出的电平信号极性相同，第三电平信号线29输出的电平信号比第四电平信号线30输出的电平信号的绝对值大，能够有效抑制该阶段的功耗损失。
如下以图4所示的移位寄存器的电路结构为例，若移位寄存器的各个晶体管的类型均为N型晶体管时的驱动方法进行说明。其中的第一电平信号线27输出第一高电平信号，第二电平信号线28输出第一低电平信号，第三电平信号线29输出第二低电平信号，第四电平信号线30输出第三低电平信号，而第一时钟信号线CKB和第二时钟信号线CK均输出正极性脉冲信号。图9为本发明实施例提供的移位寄存器的驱动时序示意图，参见图9所示，其包括如下几个阶段：
第一阶段S1，即对应图8所示实施例中的步骤101，其中前N级移位寄存器的输出端OUTN输出高电平信号，第二晶体管221导通，其中通过第一电平信号线27输入第一高电平信号，该第一高电平信号用于逐步提高第一控制节点Pnode的电位，此时，第一时钟信号线CKB无脉冲信号输入，第二控制节点处于低电位，因此，第一晶体管21、第三晶体管231、第四晶体管242、第五晶体管251和第六晶体管261都处于截止状态，而第二时钟信号线CK输入高电平信号，第七晶体管262导通，因此，第四电平信号线30输出第三低电平信号输出至移位寄存器的输出端，该第一阶段也可以称为对第一控制节点Pnode的充电阶段；
第二阶段S2，即对应图8所示实施例中的步骤102，由于第一高电平信号逐步提升第一控制节点Pnode的电位，因此，第一晶体管21最终导通，此时第一时钟信号线CKB输入高电平信号，并且该高电平信号从移位寄存器的输出端作为扫描信号输出，在该过程中，第一控制节点Pnode处于高电位，其中的第四晶体管242会被导通，从而使得从第三电平信号线29输入的第二低电平信号输入到第二控制节点Nnode，第三晶体管231、第五晶体管251和第六晶体管261仍都处于截止状态，该第二阶段也可以称为扫描信号输出阶段；
第三阶段S3，即对应图8所示实施例中的步骤103，其中后M级移位寄存器的输出端OUTN输出高电平信号，第三晶体管231导通，第二电平信号线输入的第一低电平信号输入到第一控制节点，拉低第一控制节点的电位，从而关闭第一晶体管21，该第三阶段也可以称为复位阶段；
第四阶段S4，即对应图8所示实施例中的步骤104，在该阶段，第一时钟信号线CKB和第二时钟信号线CK交替输出高电平信号，若第一时钟信号线CKB输出高电平信号，则第二控制节点Nnode的电位升高，第五晶体管251和第六晶体管261导通，此时从第三电平信号线29输入的第二低电平信号输入到第一控制节点Pnode，也即第一晶体管的栅极，而从第四电平信号线30输入的第三低电平信号输入到移位寄存器的输出端OUT，也即第一晶体管的第二极；若第二时钟信号线CK输出高电平信号，则第七晶体管262导通，第四电平信号线30输入的第三低电平信号输入到移位寄存器的输出端OUT，而第二晶体管221、第三晶体管232和第五晶体管251均处于截止状态，第一控制节点Pnode的电位基本保持不变。因此在第四阶段，均能够维持第一晶体管的栅极电位低于第一晶体管的第二极电位，第一晶体管不仅保持截止状态，而且漏电流也很小，进而减小功耗损失，该阶段也可以成为稳定输出阶段。
本发明上述实施例是以移位寄存器的全部晶体管均为N型晶体管进行说明，而如图6所示的，当移位寄存器的全部晶体管均为P型晶体管时，其中第一电平信号线27输出第四低电平信号，第二电平信号线28输出第二高电平信号，第三电平信号线29输出第三高电平信号，第四电平信号线30输出第四高电平信号，第一时钟信号线CKB和第二时钟信号线CK均输出负极性脉冲信号，具体的，该驱动方法包括如下几个阶段：
第一阶段，即对应图8所示实施例中的步骤101，其中前N级移位寄存器的输出端OUTN输出低电平信号，第二晶体管221导通，其中通过第一电平信号线27输入第四低电平信号，该第四低电平信号用于逐步降低第一控制节点Pnode的电位，此时，第一时钟信号线CKB无脉冲信号输入，第二控制节点处于高电位，因此，第一晶体管21、第三晶体管231、第四晶体管242、第五晶体管251和第六晶体管261都处于截止状态，而第二时钟信号线CK输入低电平信号，第七晶体管262导通，因此，第四电平信号线30输出第三高电平信号输出至移位寄存器的输出端，该第一阶段也可以称为对第一控制节点Pnode的放电阶段；
第二阶段，即对应图8所示实施例中的步骤102，由于第四低电平信号逐步降低第一控制节点Pnode的电位，因此，第一晶体管21最终导通，此时第一时钟信号线CKB输入低电平信号，并且该低电平信号从移位寄存器的输出端作为扫描信号输出，在该过程中，第一控制节点Pnode处于低电位，其中的第四晶体管242会被导通，从而使得从第三电平信号线29输入的第三高电平信号输入到第二控制节点Nnode，第三晶体管231、第五晶体管251和第六晶体管261仍都处于截止状态，该第二阶段也可以称为扫描信号输出阶段；
第三阶段，即对应图8所示实施例中的步骤103，其中后M级移位寄存器的输出端OUTN输出低电平信号，第三晶体管231导通，第二电平信号线输入的第二高电平信号输入到第一控制节点，提高第一控制节点的电位，从而关闭第一晶体管21，该第三阶段也可以称为复位阶段；
第四阶段，即对应图8所示实施例中的步骤104，在该阶段，第一时钟信号线CKB和第二时钟信号线CK交替输出低电平信号，若第一时钟信号线CKB输出低电平信号，则第二控制节点Nnode的电位降低，第五晶体管251和第六晶体管261导通，此时从第三电平信号线29输入的第三高电平信号输入到第一控制节点Pnode，也即第一晶体管21的栅极，而从第四电平信号线30输入的第四高电平信号输入到移位寄存器的输入端OUT，也即第一晶体管的第二极；若第二时钟信号线CK输出低电平信号，则第七晶体管262导通，第四电平信号线30输入的第四高电平信号输入到移位寄存器的输出端OUT，而第二晶体管221、第三晶体管232和第五晶体管251均处于截止状态，第一控制节点Pnode的电位基本保持不变。因此在第四阶段，均能够维持第一晶体管21的栅极电位高于第一晶体管21的第二极电位，第一晶体管21不仅保持截止状态，而且漏电流也很小，进而减小功耗损失，该阶段也可以成为稳定输出阶段。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (13)

1.一种移位寄存器，其特征在于，包括：
第一晶体管，栅极与第一控制节点电连接，所述第一晶体管的第一极与扫描信号输入线电连接，所述第一晶体管的第二极与所述移位寄存器的输出端电连接；
扫描驱动单元，其控制端与前N级移位寄存器的输出端电连接，输入端与第一电平信号线电连接，输出端与所述第一控制节点电连接，用于控制所述第一控制节点的电位以驱动所述第一晶体管导通并输出扫描信号，N为正整数；
复位单元，其控制端与后M级移位寄存器的输出端电连接，输入端与第二电平信号线电连接，输出端与所述第一控制节点电连接，用于控制所述第一控制节点的电位以关闭所述第一晶体管，M为正整数；
保持控制单元，其控制端与所述第一控制节点电连接，第一输入端与第三电平信号线或第四电平信号线电连接，第二输入端与所述第一时钟信号线电连接，输出端与第二控制节点电连接，用于控制所述第二控制节点的电位；
第一保持单元，其控制端与所述第二控制节点电连接，输入端与所述第三电平信号线电连接，输出端与所述第一控制节点电连接；
第二保持单元，其第一控制端与所述第二控制节点电连接，第二控制端与第二时钟信号线电连接，输入端与所述第四电平信号线电连接，输出端与所述移位寄存器的输出端电连接；
所述第三电平信号线和所述第四电平信号线输出的电平信号极性相同，且第三电平信号线输出的电平信号比所述第四电平信号线输出的电平信号的绝对值大。
2.根据权利要求1所述的移位寄存器，其特征在于，所述第一时钟信号线复用为所述扫描信号输入线。
3.根据权利要求1所述的移位寄存器，其特征在于，所述扫描驱动单元包括第二晶体管，其栅极与前N级移位寄存器的输出端电连接，输入端与所述第一电平信号线连接，输出端与所述第一控制节点电连接；
所述复位单元包括第三晶体管，其栅极与后M级移位寄存器的输出端电连接，输入端与第二电平信号线电连接，输出端与所述第一控制节点电连接；
所述保持控制单元包括第一电容和第四晶体管，其中，第一电容的第一极与所述第一时钟信号线电连接，第二极与所述第二控制节点电连接，所述第四晶体管的栅极与所述第一控制节点电连接，第一极与所述第三电平信号线或所述第四电平信号线电连接，第二极与所述第二控制节点电连接；
所述第一保持单元包括第五晶体管，其栅极与所述第二控制节点电连接，第一极与所述第三电平信号线电连接，第二极与所述第一控制节点电连接；
第二保持单元包括第六晶体管和第七晶体管，其中所述第六晶体管的栅极与所述第二控制节点电连接，第一极与所述第四电平信号线电连接，第二极与所述移位寄存器的输出端电连接；所述第七晶体管的栅极与所述第二时钟信号线电连接，第一极与所述第四电平信号线电连接，第二极与所述移位寄存器的输出端电连接。
4.根据权利要求3所述的移位寄存器，其特征在于，还包括：
第二电容，所述第二电容的第一极与所述第一控制节点电连接，所述第二电容的第二极与所述移位寄存器的输出端电连接。
5.根据权利要求3所述的移位寄存器，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管均为N型晶体管；或者，
所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管均为P型晶体管。
6.根据权利要求5所述的移位寄存器，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管均为N型晶体管时，所述第一电平信号线输出第一高电平信号，所述第二电平信号线输出第一低电平信号，所述第三电平信号线输出第二低电平信号，所述第四电平信号线输出第三低电平信号，所述第一时钟信号线和所述第二时钟信号线均输出正极性脉冲信号。
7.根据权利要求6所述的移位寄存器，其特征在于，所述第二低电平信号的范围为-10～-17V，所述第三低电平信号的范围为-5～-12V。
8.根据权利要求5所述的移位寄存器，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管均为P型晶体管时，所述第一电平信号线输出第四低电平信号，所述第二电平信号线输出第二高电平信号，所述第三电平信号线输出第三高电平信号，所述第四电平信号线输出第四高电平信号，所述第一时钟信号线和所述第二时钟信号线均输出负极性脉冲信号。
9.根据权利要求8所述的移位寄存器，其特征在于，所述第三高电平信号的范围是10～17V，所述第四高电平信号的范围为5～12V。
10.根据权利要求1所述的移位寄存器，其特征在于，还包括：
重置模块，其控制端与重置信号线电连接，输入端与所述第四电平信号线电连接，第一输出端与所述第一控制节点电连接，第二输出端与所述移位寄存器的输出端电连接。
11.根据权利要求10所述的移位寄存器，其特征在于，所述重置模块包括第八晶体管和第九晶体管，所述第八晶体管的栅极与所述重置信号线电连接，所述第八晶体管的第一极与所述第四电平信号线电连接，所述第八晶体管的第二极与所述第一控制节点电连接，所述第九晶体管的栅极与所述重置信号线电连接，所述第九晶体管的第一极与所述第四电平信号线电连接，所述第九晶体管的第二极与所述移位寄存器的输出端电连接。
12.一种栅极驱动电路，其特征在于，包括级联的如权利要求1-10任一所述的移位寄存器。
13.一种用于驱动权利要求1-12任一所述的移位寄存器的驱动方法，其特征在于，包括：
第一阶段，所述扫描驱动单元控制所述第一控制节点的电位以驱动所述第一晶体管导通；
第二阶段，所述第一晶体管导通，以将从扫描信号输入线输入的扫描信号从所述移位寄存器的输出端输出；
第三阶段，复位单元控制所述第一控制节点的电位以关闭所述第一晶体管；
第四阶段，第一保持单元将从第三电平信号线输入的电平信号传输到所述第一控制节点，以及第二保持单元将从所述第四电平信号线输入的电平信号传输到所述移位寄存器的输出端，所述第一晶体管保持截止状态。
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