CN103093826A - 移位寄存单元、移位寄存器及栅极驱动器 - Google Patents

Abstract

本发明涉及一种移位寄存器，包括多个串联连接的移位寄存单元，每个移位寄存单元接收相邻的上一级移位寄存单元的输出信号、相邻的下一级移位寄存单元的输出信号、第一时钟信号、第二时钟信号、高电平信号、第一低电平信号和第二低电平信号。每个移位寄存单元包括相互连接的第一至第八开关元件以及第一至第三电容。本发明还提供一种栅极驱动器。本发明的移位寄存器和栅极驱动器具有低成本及低功耗。

Description

移位寄存单元、移位寄存器及栅极驱动器

技术领域

本发明涉及平面显示器技术领域，特别是涉及用于平面显示器的移位寄存器以及使用移位寄存器的栅极驱动电路。

背景技术

近年来，平板显示器，尤其是液晶显示器已成为显示器行业的主流显示器。液晶显示器主要靠驱动电路来驱动液晶面板上的像素工作以实现影像显示。液晶显示器的驱动电路包括栅极驱动器及数据驱动器，栅极驱动器用于控制液晶面板的每一行薄膜晶体管的导通与截止，数据驱动器用于在每一行薄膜晶体管导通时为对应的像素提供显示数据。其中，栅极驱动器以移位寄存器作为其核心电路单元。通常，移位寄存器由多个移位寄存单元串联而成，且前一移位寄存单元的输出信号为后一移位寄存单元的输入信号。

目前，为了节约成本以及实现液晶显示器窄边框的设计，栅极驱动器通常集成在液晶面板的薄膜晶体管基板上。对于采用这种集成方式的栅极驱动器的线路布局而言，像素的充放电能力主要由栅极驱动器的输出能力所决定，而栅极驱动器的输出能力又主要取决于其集成电路。如果想要提升薄膜晶体管对像素的充放电能力，就需要改善栅极驱动器集成电路的输出能力，如此则会导致相应的成本、功耗随之增加。为了解决上述问题，业界提出了多种改良技术，比如增加薄膜晶体管的沟道宽度，如此在栅极电压不变的情况下可以提升薄膜晶体管的充放电能力，然而对应的线路布局的面积就会增加，不易实现面板的窄边框设计。又如采用新的半导体材料及制造工艺（如利用多晶硅或者铟镓锌氧化物来替代传统的氢化非晶硅）以提高半导体的迁移率，从而增大上拉晶体管的输出能力，然而采用新的半导体制程会增加生产成本，而且机台的更新与材料的购买也存在一定的技术风险。

发明内容

为了解决现有技术中栅极驱动器成本及功耗高的问题，有必要提供一种低成本及低功耗的移位寄存单元。

本发明提供一种移位寄存单元，其包括：第一电容；第二电容；第三电容；第一开关元件，包括第一控制端、第一通路端和第二通路端，其中，所述第一控制端接收第一输入信号，所述第一通路端接收第二时钟信号；第二开关元件，包括第二控制端、第三通路端和第四通路端，其中，所述第二控制端连接至所述第一开关元件的所述第二通路端，且所述第二控制端与所述第一开关元件的所述第二通路端之间的连接处定义为第一节点，所述第四通路端作为所述移位寄存单元的输出端，所述第一电容连接在所述第一节点与所述移位寄存单元的输出端之间；第三开关元件，包括第三控制端、第五通路端和第六通路端，其中，所述第三控制端接收第二输入信号，所述第五通路端连接至所述第一节点，而所述第六通路端接收第二低电平信号；第四开关元件，包括第四控制端、第七通路端和第八通路端，其中，所述第七通路端连接至所述移位寄存单元的输出端，所述第八通路端接收第一低电平信号；第五开关元件，包括第五控制端、第九通路端和第十通路端，其中，所述第五控制端接收所述第二时钟信号，所述第九通路端连接至所述移位寄存单元的输出端，而第十通路端接收所述第一低电平信号；第六开关元件，包括第六控制端、第十一通路端和第十二通路端，其中，所述第六控制端接收第一时钟信号，所述第十一通路端连接至所述第六控制端，并经由所述第二电容连接至所述第四开关元件的所述第四控制端；第七开关元件，包括第七控制端、第十三通路端和第十四通路端，其中，所述第七控制端连接所述第六开关元件的所述第十二通路端，且所述第七控制端与所述第六开关元件的所述第十二通路端之间的连接处定义为第二节点，所述第十三通路端接收高电平信号，而所述第十四通路端连接所述第二开关元件的所述第三通路端，且所述第十四通路端与所述第二开关元件的所述第三通路端之间的连接处定义为第三节点，所述第三电容连接在所述第二节点与所述第三节点之间；和第八开关元件，包括第八控制端、第十五通路端和第十六通路端，其中，所述第八控制端接收所述第二时钟信号，所述第十五通路端连接至所述第二节点，而所述第十六通路端接收所述第二低电平信号；其中，所述第一输入信号为第一启动脉冲信号，所述第二输入信号为第二启动脉冲信号，所述第一时钟信号与所述第二时钟信号的相位相反，所述第二低电平信号小于所述第一低电平信号。

本发明还提供一种移位寄存器，其包括多个级联的移位寄存单元。每个移位寄存单元包括：第一电容；第二电容；第三电容；第一开关元件，包括第一控制端、第一通路端和第二通路端，其中，所述第一控制端接收第一输入信号，所述第一通路端接收第二时钟信号；第二开关元件，包括第二控制端、第三通路端和第四通路端，其中，所述第二控制端连接至所述第一开关元件的所述第二通路端，且所述第二控制端与所述第一开关元件的所述第二通路端之间的连接处定义为第一节点，所述第四通路端作为所述移位寄存单元的输出端，所述第一电容连接在所述第一节点与所述移位寄存单元的输出端之间；第三开关元件，包括第三控制端、第五通路端和第六通路端，其中，所述第三控制端接收第二输入信号，所述第五通路端连接至所述第一节点，而所述第六通路端接收第二低电平信号；第四开关元件，包括第四控制端、第七通路端和第八通路端，其中，所述第七通路端连接至所述移位寄存单元的输出端，所述第八通路端接收第一低电平信号；第五开关元件，包括第五控制端、第九通路端和第十通路端，其中，所述第五控制端接收所述第二时钟信号，所述第九通路端连接至所述移位寄存单元的输出端，而第十通路端接收所述第一低电平信号；第六开关元件，包括第六控制端、第十一通路端和第十二通路端，其中，所述第六控制端接收第一时钟信号，所述第十一通路端连接至所述第六控制端，并经由所述第二电容连接至所述第四开关元件的所述第四控制端；第七开关元件，包括第七控制端、第十三通路端和第十四通路端，其中，所述第七控制端连接所述第六开关元件的所述第十二通路端，且所述第七控制端与所述第六开关元件的所述第十二通路端之间的连接处定义为第二节点，所述第十三通路端接收高电平信号，而所述第十四通路端连接所述第二开关元件的所述第三通路端，且所述第十四通路端与所述第二开关元件的所述第三通路端之间的连接处定义为第三节点，所述第三电容连接在所述第二节点与所述第三节点之间；和第八开关元件，包括第八控制端、第十五通路端和第十六通路端，其中，所述第八控制端接收所述第二时钟信号，所述第十五通路端连接至所述第二节点，而所述第十六通路端接收所述第二低电平信号；其中，所述第一输入信号为上一级移位寄存单元的输出信号，所述第二输入信号为下一级移位寄存单元的输出信号，所述第一时钟信号与所述第二时钟信号的相位相反，所述第二低电平信号小于所述第一低电平信号。

进一步地，为了解决现有技术中栅极驱动器成本及功耗高的问题，还有必要提供一种采用上述移位寄存器的栅极驱动器。

本发明的移位寄存器及栅极驱动器采用上述移位寄存单元可在不改变栅极驱动器集成电路输出能力的情况下，提高每个移位寄存单元的输出，从而提高了薄膜晶体管对像素的充放电能力，降低了栅极驱动器集成电路的成本，且与现有技术的移位寄存器相比，降低了功耗。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1为本发明实施例的栅极驱动器的结构示意图。

图2为本发明实施例的移位寄存器的一个移位寄存单元的电路结构示意图。

图3为图2所示的移位寄存单元的工作时序示意图。

图4为图2所示的移位寄存单元的输出信号与节点Q处的波形仿真效果示意图。

图5为图2所示的移位寄存单元的仿真效果示意图。

图6为本发明实施例的具有400级移位寄存单元的移位寄存器的结构示意图。

图7为图6的左边200级移位寄存单元的仿真效果示意图。

图8为图6的右边200级移位寄存单元的仿真效果示意图。

图9为现有技术中的具有400级移位寄存单元的移位寄存器的结构示意图。

图10为图9中一个移位寄存单元的电路结构示意图。

图11为图9的左边200级移位寄存单元的仿真效果示意图。

图12为图9的右边200级移位寄存单元的仿真效果示意图。

图13为当提供合适的高电平信号VDD时，本发明的移位寄存器的移位寄存单元实现多级输出的仿真效果示意图。

图14为本发明另一实施例的移位寄存器的一个移位寄存单元的电路结构示意图。

主要元件符号说明：

栅极驱动器            10

移位寄存器            100

移位寄存单元          1、……、n-1、n、n+1、210

第一输入端            Vin1

第二输入端            Vin2

第一时钟信号接收端    CLKA’

第二时钟信号接收端    CLKB’

高电平输入端          VDD’

第一低电平输入端      VSS1’

第二低电平输入端      VSS2’

输出端                Vout

信号发生器            20

晶体管                M1-M10、M1’-M9’

电容                  C1-C3、C1’-C3’

节点                  Q、Q1、Q2、QB、Q’、Q1’、Q2’、QB’

如下具体实施方式将结合上述附图进一步说明本发明。

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的移位寄存单元、移位寄存器及栅极驱动器其具体实施方式、结构、特征、方法、步骤及其功效，详细说明如下。

有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，当可对本发明为达成预定目的所采取的技术手段及功效得以更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。

图1为本发明实施例的栅极驱动器的结构示意图。如图1所示，本发明实施例的栅极驱动器10包括移位寄存器100。移位寄存器100包括多个串联连接的移位寄存单元1、2、……、n-1、n、n+1……，其中，n为自然数且n≧2。

每个移位寄存单元具有相同的电路结构，均包括第一输入端Vin1、第二输入端Vin2、第一时钟信号接收端CLKA’、第二时钟信号接收端CLKB’、高电平输入端VDD’、第一低电平输入端VSS1’、第二低电平输入端VSS2’以及输出端Vout。第一输入端Vin1用来接收第一启动脉冲信号STV1或者相邻的上一级移位寄存单元的输出信号，其中，第一个移位寄存单元1的第一输入端Vin1接收第一启动脉冲信号STV1，其他的移位寄存单元的第一输入端Vin1分别接收其相邻的上一级移位寄存单元的输出信号以作为其第一启动脉冲信号。第二输入端Vin2用来接收相邻的下一级移位寄存单元的输出信号或者第二启动脉冲信号STV2，其中，最后一个移位寄存单元n+1的第二输入端Vin2接收第二启动脉冲信号STV2，其他的移位寄存单元的第二输入端Vin2分别接收其相邻的下一级移位寄存单元的输出信号以作为其第二启动脉冲信号。第一时钟信号接收端CLKA’用来接收第一时钟信号CLKA、第二时钟信号接收端CLKB’用来接收第二时钟信号CLKB，第一时钟信号CLKA与第二时钟信号CLKB的相位相反。高电平输入端VDD’用来接收高电平信号VDD，第一低电平输入端VSS1’用来接收第一低电平信号VSS1，第二低电平输入端VSS2’用来接收第二低电平信号VSS2。输出端Vout用来输出输出信号至对应的负载电路，并提供输出信号给相邻的上一级以及下一级的移位寄存单元，其中，第一个移位寄存单元1的输出端Vout除了输出输出信号至对应的负载电路，仅提供输出信号给相邻的下一级的移位寄存单元；最后一个移位寄存单元n+1的输出端Vout除了输出输出信号至对应的负载电路，仅提供输出信号给相邻的上一级的移位寄存单元。

上述第一启动脉冲信号STV1、第二启动脉冲信号STV2、第一时钟信号CLKA、第二时钟信号CLKB、高电平信号VDD、第一低电平信号VSS1以及第二低电平输入端VSS2可由一个信号发生器20提供。

图2为本发明实施例的移位寄存器100的一个移位寄存单元的电路结构示意图。如图1所示，移位寄存器100的一个移位寄存单元包括晶体管M1-M10和电容C1-C3，并定义节点Q、Q1、Q2和QB，其中，晶体管M1-M10分别作为第一-第十开关元件，电容C1-C3分别作为第一-第三电容，而节点Q、Q1、Q2和QB分别作为第一节点、第二节点、第三节点和第四节点。其中，第一晶体管M1的栅极连接至第一输入端Vin1，源极连接至第二时钟信号接收端CLKB’，漏极连接至节点Q。第二晶体管M2的栅极连接至节点Q，源极连接至节点Q2，漏极连接至输出端Vout。第三晶体管M3的栅极连接至第二输入端Vin2，源极连接至节点Q，漏极连接至第二低电平输入端VSS2’。第四晶体管M4的栅极连接至节点QB，源极连接至输出端Vout，漏极连接至第一低电平输入端VSS1’。第五晶体管M5的栅极连接至第二时钟信号接收端CLKB’，源极连接至输出端Vout，漏极连接至第一低电平输入端VSS1’。第六晶体管M6的栅极连接至第一时钟信号接收端CLKA’，源极连接至其栅极，并经第二电容C2连接至节点QB，漏极连接至节点Q1。第七晶体管M7的栅极连接至节点Q1，源极连接至高电平输入端VDD’，漏极连接至节点Q2。第八晶体管M8的栅极连接至第二时钟信号接收端CLKB’，源极连接至节点Q1，漏极连接至第二低电平输入端VSS2’。第一电容C1连接至节点Q与输出端Vout之间，第二电容C2连接至第六晶体管M6的栅极与节点QB之间，第三电容C3连接至节点Q1与节点Q2之间。第九晶体管M9的栅极连接至节点Q，源极连接至节点QB，漏极连接至第二低电平输入端VSS2’。第十晶体管M10的栅极连接至节点QB，源极连接至节点Q，漏极连接至第二低电平输入端VSS2’。

请参阅图3，图3是图2所示的移位寄存单元的工作时序示意图。以下将2个时钟周期分为4个阶段来说明移位寄存单元的工作原理。

在第1阶段，以移位寄存单元的第一输入端Vin1接收相邻的上一级移位寄存单元的输出信号Gn-1（作为起始信号）、第二输入端Vin2接收相邻的下一级移位寄存单元的输出信号Gn+1为例说明。此时，移位寄存单元的第一输入端Vin1接收的相邻的上一级移位寄存单元的输出信号Gn-1为高电平，第一时钟信号CLKA为低电平，第二时钟信号CLKB为高电平。因此第一晶体管M1打开，节点Q处被预充电。同时，第二时钟信号CLKB的高电平会使第五晶体管M5、第八晶体管M8打开，输出端Vout处通过第五晶体管M5被第一低电平信号VSS1拉低，节点Q1处通过第八晶体管M8被第二低电平信号VSS2拉低，节点Q2处在第三电容C3的自举作用下也被拉低。

在第2阶段，移位寄存单元的第一输入端Vin1接收的相邻的上一级移位寄存单元的输出信号Gn-1由高电平变为低电平，第一时钟信号CLKA由低电平变为高电平，第二时钟信号CLKB由高电平变为低电平。因此，第五晶体管M5、第八晶体管M8均被关闭，节点Q1处及输出端Vout均被悬空。因为第一时钟信号CLKA由低电平变为高电平，第六晶体管M6打开，第六晶体管M6的源极受第一时钟信号CLKA的高电平的影响，所以节点Q1处被充电。随着节点Q1的电压升高，第七晶体管M7被打开，高电平信号VDD通过第七晶体管M7给节点Q2处充电，在第三电容C3的自举作用下，节点Q1处被再次抬高，从而使第七晶体管M7打开得更充分，而节点Q2处会被充电到高电平信号VDD的高电平。在第1阶段中，节点Q处已经被充电，此时，第二晶体管M2被打开，节点Q2处的高电平信号VDD的高电平会给输出端Vout充电，而在第一电容C1的自举作用下，节点Q处会被再次抬高，从而使第二晶体管M2打开的更充分，而输出端Vout被充电到高电平信号VDD的高电平。

在第3阶段，第一时钟信号CLKA由高电平变为低电平，因此，第六晶体管M6关闭。第二时钟信号CLKB由低电平变为高电平，因此，第五晶体管M5、第八晶体管M8被打开，输出端Vout通过第五晶体管M5被第一低电平信号VSS1拉低，节点Q1处通过第八晶体管M8被第二低电平信号VSS2拉低，因此，第七晶体管M7被关闭，节点Q2处在第三电容C3的自举作用下也被拉低。此时，节点Q2处的电压通过第二晶体管M2也会将输出端Vout拉低。移位寄存单元的第二输入端Vin2接收的相邻的下一级移位寄存单元的输出信号Gn+1为高电平，因此，第三晶体管M3被打开，节点Q处会被第二低电平信号VSS2拉低。设定第二低电平信号VSS2的电平小于第一低电平信号VSS1的电平，因此，第二晶体管M2被完全关闭，此时，输出端Vout输出为第一低电平信号VSS1。当第一低电平信号VSS1输出至对应的扫描线时，第一低电平信号VSS1可作为扫描低电压VGL输出。

在第4阶段，第二时钟信号CLKB由高电平变为低电平，因此，第五晶体管M5、第八晶体管M8均被关闭。由于在第3阶段，输出端Vout已经被第一低电平信号VSS1拉低，即本级移位寄存单元的输出信号Gn已经处于低电平，因此，在第4阶段以及后续的时间内，需要使输出端Vout维持在低电平，从而使本级移位寄存单元的输出信号Gn获得理想的波形。

但是，由于第一时钟信号CLKA以及第二时钟信号CLKB是时钟信号，其在第4阶段以及后续的时间内，还是不停地产生脉冲，因此其会对本级移位寄存单元产生影响。具体地，在第4阶段及后续的时间内，当第一时钟信号CLKA由低电平变为高电平时，第六晶体管M6打开，第一时钟信号CLKA的高电平会而对节点Q1进行充电，其电压升高；节点Q1电压升高，会打开第七晶体管M7，导致高电平信号VDD对节点Q2进行充电，使其电压升高；同时在电容C3的耦合下，节点Q1的电压会进一步升高；同时由于第二晶体管M2自身寄生电容的耦合下，节点Q也会由于节点Q2的电压升高而进行充电，从而在节点Q处会产生向上的噪声，而输出端Vout在电容C1的耦合下，也会进行充电，输出端Vout的输出也会产生向上的噪声。此外，在第二电容C2的耦合下，节点QB也由于第一时钟信号CLKA的高电平的影响而进行充电，节点QB处也会产生向上的噪声。在此过程中，由于上述电容都是执行充电操作，因此，其产生的噪声相应为向上的噪声。

在上述过程中，由于电容C2和晶体管M2的寄生电容比较起来更大，因此节点QB处的电压高于节点Q，则第十晶体管M10打开，利用第二低电平信号VSS2对节点Q进行放电，使节点Q的电压可以很快被第二低电平信号VSS2拉低至第二低电平信号VSS2的水平；同时，第四晶体管M4打开，利用第一低电平信号VSS1对输出端Vout进行放电，使其电压可以很快被第一低电平信号VSS1拉低至第一低电平信号VSS1的水平。此外，当节点Q处的电压足以打开第九晶体管M9时，第九晶体管M9通过第二低电平信号VSS2也在一定程度上也会拉低节点QB处的电压。也就是说，在第4阶段及后续的时间内，当第一时钟信号CLKA由低电平变为高电平时，尽管第一时钟信号CLKA的高电平以及高电平信号VDD可能由于电容耦合作用的影响下，对某些位置，特别是节点Q、QB及输出端Vout进行充电操作，但是，由于晶体管M4，M9和M10的影响，其会对节点Q、QB及输出端Vout执行放电操作，从而减少向上的噪声，使本级移位寄存单元的输出端Vout的输出信号Gn维持在低电平。

同理，在第4阶段及后续的时间内，当第一时钟信号CLKA由高电平变为低电平时，第六晶体管M6关闭，节点Q1进行放电，第七晶体管M7也慢慢关闭，即第一时钟信号CLKA及高电平信号VDD均不再对某些位置执行充电操作，这些位置，特别是节点Q、QB及输出端Vout会进行放电操作，从而产生向下的噪声。但是，在此时，节点QB处的电压仍高于节点Q，第十晶体管M10被打开，第二低电平信号VSS2通过第十晶体管M10将节点Q处的电压拉高至第二低电平信号VSS2的水平，同时在第一电容C1的自举作用下，输出端Vout也相应被拉高到第一低电平信号VSS1的电平。

也就是说，在第4阶段及后续的时间内，本发明的移位寄存单元可以主要靠节点Q、QB的相互作用，从而保证移位寄存单元输出信号Gn的稳定。

图4为图2所示的移位寄存单元的输出信号与节点Q处的波形仿真效果示意图。请参阅图4，其绘示了第二低电平信号VSS2、本级移位寄存单元的输出端Vout的输出信号Gn和节点Q处的电压的波形。如图4所示，在第3-4阶段及后续的时间内，节点Q处的电压一直被稳定在第二低电平信号VSS2的电平上，从而使第二晶体管M2关闭得更充分，因此可以降低由于第一时钟信号CLKA跳变所产生的噪声，使移位寄存单元的输出信号Gn的输出更稳定。

图5为图2所示的移位寄存单元的仿真效果示意图。请参阅图5，其绘示了第一时钟信号CLKA、第二时钟信号CLKB、上一级移位寄存单元的输出信号Gn-1、本级移位寄存单元的输出信号Gn和下一级移位寄存单元的输出信号Gn+1的波形。如图5所示，在不改变栅极驱动器集成电路输出能力的情况下，本发明的移位寄存单元的输出Gn得以提高(低电平可达-10V，高电平可达20V)，从而提高了薄膜晶体管对像素的充放电能力，降低了栅极驱动器集成电路的成本。

在此将本发明实施例所示的移位寄存器与现有技术中的移位寄存器做比较，请一并参阅图6至图12，图6为本发明实施例的具有400级移位寄存单元的移位寄存器的结构示意图，每一级移位寄存器如图2所示，图7为图6的左边200级移位寄存单元的仿真效果示意图，图8为图6的右边200级移位寄存单元的仿真效果示意图，图9为现有技术中的具有400级移位寄存单元的移位寄存器的结构示意图，图10为图9中一个移位寄存单元的电路结构示意图，图11为图9的左边200级移位寄存单元的仿真效果示意图，图12为图9的右边200级移位寄存单元的仿真效果示意图。其中，在图6-8所示的本发明实施例的具有400级移位寄存单元的移位寄存器中，每一级的移位寄存单元均如图2所示，不但使用第一、第二时钟信号CLKA、CLKB，还进一步使用高电平信号VDD作为驱动信号来进行驱动；而图9-12所示的现有技术中的具有400级移位寄存单元的移位寄存器中，每一级移位寄存单元只利用第一、第二时钟信号CLKA、CLKB来进行驱动。如图6-12所示，本发明的移位寄存单元能够产生与现有技术中的移位寄存单元中大致相同驱动能力的输出信号。

但是，再请参阅下表1，其为实现输出20V时，本案使用第一、第二时钟信号CLKA、CLKB的高电平为15V以及高电平信号VDD的高电平为20V的移位寄存器与现有技术中直接使用第一、第二时钟信号CLKA、CLKB的高电平为20V的移位寄存器的功耗对比表。其中，负载电阻Rload为1.2kΩ，负载电容Cload为90pf，移位寄存单元均为400级。

表1

由此可见，本案的移位寄存器与现有技术的移位寄存器相比，功耗会明显地降低。

请参阅图13，当搭配合适的高电平信号VDD时，本发明的移位寄存器的每个移位寄存单元还可以实现多级输出（Multi level gate,MLG）。

请参阅图14，图14为本发明另一实施例的移位寄存器的一个移位寄存单元的电路结构示意图，所述另一实施例的移位寄存器同样可用于栅极驱动器，且其结构与前述实施例的移位寄存器相似，不同的是，两者的移位寄存单元的内部电路结构略有不同。如图14所示，所述另一实施例的移位寄存器的移位寄存单元210包括晶体管M1’-M9’和电容C1’-C3’，同时定义节点Q’、Q1’、Q2’和QB’。其中，第一晶体管M1’的栅极连接至第一输入端Vin1，第一输入端Vin1用来接收第一启动脉冲信号STV1或者相邻的上一级移位寄存单元的输出信号，源极连接至第二时钟信号接收端CLKB’，第二时钟信号接收端CLKB’用来接收第二时钟信号CLKB，漏极连接至节点Q’。第二晶体管M2’的栅极连接至节点Q’，源极连接至节点Q2’，漏极连接至输出端Vout。第三晶体管M3’的栅极连接至第二输入端Vin2，第二输入端Vin2用来接收相邻的下一级移位寄存单元的输出信号或者第二启动脉冲信号STV2，源极连接至节点Q’，漏极连接至第二低电平输入端VSS2’，第二低电平输入端VSS2’用来接收第二低电平信号VSS2。第四晶体管M4’的栅极连接至节点QB’，源极连接至输出端Vout，漏极连接至第一低电平输入端VSS1’，第一低电平输入端VSS1’用来接收第一低电平信号VSS1。第五晶体管M5’的栅极连接至第二时钟信号接收端CLKB’，源极连接至输出端Vout，漏极连接至第一低电平输入端VSS1’。第六晶体管M6’的栅极连接至第一时钟信号接收端CLKA’，第一时钟信号接收端CLKA’用来接收第一时钟信号CLKA，源极连接至其栅极，并经第二电容C2’连接至节点QB’，漏极连接至节点Q1’。第七晶体管M7’的栅极连接至节点Q1’，源极连接至高电平输入端VDD’，高电平输入端VDD’用来接收高电平信号VDD，漏极连接至节点Q2’。第八晶体管M8’的栅极连接至第二时钟信号接收端CLKB’，源极连接至节点Q1’，漏极连接至第二低电平输入端VSS2’。第一电容C1’连接至节点Q’与输出端Vout之间，第二电容C2’连接至第六晶体管M6’的栅极与节点QB’之间，第三电容C3’连接至节点Q1’与节点Q2’之间。第九晶体管M9’的栅极连接至输出端Vout，源极连接至节点QB’，漏极连接至第二低电平输入端VSS2’。

移位寄存单元210的工作原理在此将不作冗述，本领域的技术人员根据本发明前述实施例的描述以及移位寄存单元210的电路结构图即可得知其工作原理。

需要说明的是，本案上述描述的各晶体管作为开关元件元件，其栅极、源极和漏极分别为开关元件的控制端、第一通路端和第二通路端，且本案上述描述的各晶体管的源极和漏极的位置可以互换，并不作本发明的限定。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种移位寄存单元，其特征在于，所述移位寄存单元包括：

第一电容；

第二电容；

第三电容；

第一开关元件，包括第一控制端、第一通路端和第二通路端，其中，所述第一控制端接收第一输入信号，所述第一通路端接收第二时钟信号；

第二开关元件，包括第二控制端、第三通路端和第四通路端，其中，所述第二控制端连接至所述第一开关元件的所述第二通路端，且所述第二控制端与所述第一开关元件的所述第二通路端之间的连接处定义为第一节点，所述第四通路端作为所述移位寄存单元的输出端，所述第一电容连接在所述第一节点与所述移位寄存单元的输出端之间；

第三开关元件，包括第三控制端、第五通路端和第六通路端，其中，所述第三控制端接收第二输入信号，所述第五通路端连接至所述第一节点，而所述第六通路端接收第二低电平信号；

第四开关元件，包括第四控制端、第七通路端和第八通路端，其中，所述第七通路端连接至所述移位寄存单元的输出端，所述第八通路端接收第一低电平信号；

第五开关元件，包括第五控制端、第九通路端和第十通路端，其中，所述第五控制端接收所述第二时钟信号，所述第九通路端连接至所述移位寄存单元的输出端，而第十通路端接收所述第一低电平信号；

第六开关元件，包括第六控制端、第十一通路端和第十二通路端，其中，所述第六控制端接收第一时钟信号，所述第十一通路端连接至所述第六控制端，并经由所述第二电容连接至所述第四开关元件的所述第四控制端；

第七开关元件，包括第七控制端、第十三通路端和第十四通路端，其中，所述第七控制端连接所述第六开关元件的所述第十二通路端，且所述第七控制端与所述第六开关元件的所述第十二通路端之间的连接处定义为第二节点，所述第十三通路端接收高电平信号，而所述第十四通路端连接所述第二开关元件的所述第三通路端，且所述第十四通路端与所述第二开关元件的所述第三通路端之间的连接处定义为第三节点，所述第三电容连接在所述第二节点与所述第三节点之间；和

第八开关元件，包括第八控制端、第十五通路端和第十六通路端，其中，所述第八控制端接收所述第二时钟信号，所述第十五通路端连接至所述第二节点，而所述第十六通路端接收所述第二低电平信号；

其中，所述第一输入信号为第一启动脉冲信号，所述第二输入信号为第二启动脉冲信号，所述第一时钟信号与所述第二时钟信号的相位相反，所述第二低电平信号小于所述第一低电平信号。

2.根据权利要求1所述的移位寄存单元，其特征在于，所述第二电容与所述第四开关元件的所述第四控制端之间的连接处定义为第四节点，所述移位寄存单元进一步包括：

第九开关元件，包括第九控制端、第十七通路端和第十八通路端，其中，所述第九控制端连接至所述第一节点，所述第十七通路端连接至所述第四节点，所述第十八通路端接收第二低电平信号；以及

第十晶体管，包括第十控制端、第十九通路端和第二十通路端，其中，所述第十控制端连接至所述第四节点，所述第十九通路端连接至所述第一节点，所述第二十通路端接收第二低电平信号。

3.根据权利要求1所述的移位寄存单元，其特征在于，所述第二电容与所述第四开关元件的所述第四控制端之间的连接处定义为第四节点，所述移位寄存单元进一步包括：

第九开关元件，包括第九控制端、第十七通路端和第十八通路端，其中，所述第九控制端连接至所述移位寄存单元的输出端，所述第十七通路端连接至所述第四节点，所述第十八通路端接收第二低电平信号。

4.根据权利要求1所述的移位寄存单元，其特征在于，所述高电平信号为20V的高电平信号，所述第一时钟信号与所述第二时钟信号的高电平分别为15V。

5.一种移位寄存器，包括多个级联的移位寄存单元，其特征在于，每个移位寄存单元包括：

第一电容；

第二电容；

第三电容；

第一开关元件，包括第一控制端、第一通路端和第二通路端，其中，所述第一控制端接收第一输入信号，所述第一通路端接收第二时钟信号；

第二开关元件，包括第二控制端、第三通路端和第四通路端，其中，所述第二控制端连接至所述第一开关元件的所述第二通路端，且所述第二控制端与所述第一开关元件的所述第二通路端之间的连接处定义为第一节点，所述第四通路端作为所述移位寄存单元的输出端，所述第一电容连接在所述第一节点与所述移位寄存单元的输出端之间；

第三开关元件，包括第三控制端、第五通路端和第六通路端，其中，所述第三控制端接收第二输入信号，所述第五通路端连接至所述第一节点，而所述第六通路端接收第二低电平信号；

第四开关元件，包括第四控制端、第七通路端和第八通路端，其中，所述第七通路端连接至所述移位寄存单元的输出端，所述第八通路端接收第一低电平信号；

第五开关元件，包括第五控制端、第九通路端和第十通路端，其中，所述第五控制端接收所述第二时钟信号，所述第九通路端连接至所述移位寄存单元的输出端，而第十通路端接收所述第一低电平信号；

第六开关元件，包括第六控制端、第十一通路端和第十二通路端，其中，所述第六控制端接收第一时钟信号，所述第十一通路端连接至所述第六控制端，并经由所述第二电容连接至所述第四开关元件的所述第四控制端；

第七开关元件，包括第七控制端、第十三通路端和第十四通路端，其中，所述第七控制端连接所述第六开关元件的所述第十二通路端，且所述第七控制端与所述第六开关元件的所述第十二通路端之间的连接处定义为第二节点，所述第十三通路端接收高电平信号，而所述第十四通路端连接所述第二开关元件的所述第三通路端，且所述第十四通路端与所述第二开关元件的所述第三通路端之间的连接处定义为第三节点，所述第三电容连接在所述第二节点与所述第三节点之间；和

第八开关元件，包括第八控制端、第十五通路端和第十六通路端，其中，所述第八控制端接收所述第二时钟信号，所述第十五通路端连接至所述第二节点，而所述第十六通路端接收所述第二低电平信号；

其中，所述第一输入信号为上一级移位寄存单元的输出信号，所述第二输入信号为下一级移位寄存单元的输出信号，所述第一时钟信号与所述第二时钟信号的相位相反，所述第二低电平信号小于所述第一低电平信号。

6.根据权利要求5所述的移位寄存器，其特征在于，所述第二电容与所述第四开关元件的所述第四控制端之间的连接处定义为第四节点，所述移位寄存单元进一步包括：

第九开关元件，包括第九控制端、第十七通路端和第十八通路端，其中，所述第九控制端连接至所述第一节点，所述第十七通路端连接至所述第四节点，所述第十八通路端接收第二低电平信号；以及

第十晶体管，包括第十控制端、第十九通路端和第二十通路端，其中，所述第十控制端连接至所述第四节点，所述第十九通路端连接至所述第一节点，所述第二十通路端接收第二低电平信号。

7.根据权利要求5所述的移位寄存器，其特征在于，每个移位寄存单元进一步包括：

第九开关元件，包括第九控制端、第十七通路端和第十八通路端，其中，所述第九控制端连接至移位寄存单元的输出端，所述第十七通路端连接至所述第四节点，所述第十八通路端接收第二低电平信号。

8.根据权利要求5所述的移位寄存器，其特征在于，所述高电平信号为20V的高电平信号，所述第一时钟信号与所述第二时钟信号的高电平分别为15V。

9.根据权利要求5所述的移位寄存器，其特征在于，所述的第一至第八开关元件为晶体管。

10.一种栅极驱动器，其特征在于，该栅极驱动器包括如权利要求5-9所述的任意一种移位寄存器。

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