CN103093825B - 一种移位寄存器及阵列基板栅极驱动装置 - Google Patents

Abstract

本发明实施例提供了一种移位寄存器及阵列基板栅极驱动装置，用以缩短部分薄膜晶体管的运行时间，提高移位寄存器的稳定性，同时降低移位寄存器的功耗。该移位寄存器包括：上拉节点充电单元、输出单元、下拉控制单元、上拉节点放电单元和输出放电单元，其中，所述输出放电控制单元，用于响应于输入信号，将第二电压信号通过位于该输出放电控制单元的第四节点提供给上拉节点放电单元，以及响应于复位信号将第一电压信号，将第一电压信号通过位于该输出放电控制单元的第四节点提供给上拉节点放电单元。

Description

一种移位寄存器及阵列基板栅极驱动装置

技术领域

本发明涉及液晶显示技术领域，尤其涉及一种移位寄存器及阵列基板栅极驱动装置。

背景技术

薄膜晶体管液晶显示器TFT-LCD驱动器主要包括栅极驱动器和数据驱动器，其中，栅极驱动器将输入的时钟信号通过移位寄存器转换后加在液晶显示面板的栅线上。栅极驱动电路与TFT的形成具有相同工艺并与TFT一起同时形成在LCD面板上。栅极驱动电路包括具有多级的移位寄存器。每级均连接到相应的栅极线以输出栅极驱动信号。栅极驱动电路的各级彼此相连，起始信号输入至各级中的第一级并顺序的将栅极驱动信号输出至栅极线，其中前级的输入端连接到上一级的输出端，并且下一级的输出端连接到前级的控制端。

在LCD面板的右侧设置上述结构的栅极驱动电路，其每一级包括如图1所示的结构。然而，栅极驱动电路中晶体管自身阈值电压的漂移及相邻晶体管的干扰可能造成移位寄存器工作稳定性差及自身寿命下降等问题；同时，由于时钟信号CLKB的占空比为50%，即响应于CLKB的薄膜晶体管约有50%的时间一直处于开启的状态，导致移位寄存器的功耗较大。

发明内容

本发明实施例提供了一种移位寄存器及阵列基板栅极驱动装置，用以缩短部分薄膜晶体管的运行时间，提高移位寄存器的稳定性，同时降低移位寄存器的功耗。

本发明实施例提供的一种移位寄存器，包括：上拉节点充电单元、输出单元、下拉控制单元、上拉节点放电单元和输出放电单元，所述移位寄存器还包括输出放电控制单元，其中，

所述上拉节点充电单元，连接输入信号端，用于响应于输入信号，将第一电压信号提供给输出端子；

所述输出单元，连接到位于上拉节点充电单元中作为上拉节点充电单元输出端的第一节点，用于响应于第一节点的电压，将第一时钟信号提供给输出端子；

所述下拉控制单元，用于响应于第二时钟信号，将第二时钟信号通过位于下拉控制单元的第二节点输出；同时响应于第二节点提供的第二时钟信号，将第二时钟信号通过位于下拉控制单元的第三节点输出；以及响应于第一节点的电压，将电源负极电压通过该第三节点输出；

所述上拉节点放电单元，用于响应于复位信号和第三节点的电压，将第二电压信号提供给第一节点，以及响应于第四节点的电压，将电源负极电压提供给输出端子；

所述输出放电控制单元，用于响应于输入信号，将第二电压信号通过位于该输出放电控制单元的第四节点提供给上拉节点放电单元，以及响应于复位信号，将第一电压信号通过位于该输出放电控制单元的第四节点提供给上拉节点放电单元；

所述输出放电单元，用于响应于第三节点的电压，将电源负极电压通过输出放电单元输出。

本发明实施例提供的一种阵列基板栅极驱动装置，包括级联的各级移位寄存器，其中，

第一级移位寄存器的输入信号端连接起始信号端，第一级移位寄存器的复位信号端连接第二级移位寄存器的输出端子；最后一级移位寄存器的输入信号端连接前一级移位寄存器的输出端子，最后一级移位寄存器的复位信号端连接起始信号端；

除第一级和最后一级移位寄存器外，其余各级移位寄存器的输入信号端连接上一级移位寄存器的输出端子，复位信号端连接下一级移位寄存器的输出端子；

所有上述级联的移位寄存器均为本发明提供的移位寄存器。

本发明实施例提供了一种移位寄存器及阵列基板栅极驱动装置，进一步提升了移位寄存器的工作的稳定性及晶体管的使用寿命，同时降低了移位寄存器的功耗。

附图说明

图1为现有技术中移位寄存器基本单元的结构示意图；

图2为本发明实施例提供的一种移位寄存器的结构示意图；

图3为本发明实施例提供的一种阵列基板栅极驱动装置的结构示意图；

图4为本发明实施例提供的一种移位寄存器的各信号端的时序信号图。

具体实施方式

本发明实施例提供了一种移位寄存器及阵列基板栅极驱动装置，用以缩短部分薄膜晶体管的运行时间，提高移位寄存器的稳定性，同时降低移位寄存器的功耗。

下面结合附图，对本发明进行说明。

本发明实施例提供的一种移位寄存器，其结构如图2所示，从图2中可以看出，所述寄存器包括：上拉节点充电单元101、输出单元102、下拉控制单元103、上拉节点放电单元104、输出放电控制单元105和输出放电单元106，其中，

所述上拉节点充电单元101，连接输入信号端，用于响应于输入信号，将第一电压信号提供给输出端子；

所述输出单元102，连接到位于上拉节点充电单元中作为上拉节点充电单元输出端的第一节点，用于响应于第一节点的电压，将第一时钟信号提供给输出端子；

所述下拉控制单元103，用于响应于第二时钟信号，将第二时钟信号通过位于下拉控制单元的第二节点输出；同时响应于第二节点提供的第二时钟信号，将第二时钟信号通过位于下拉控制单元的第三节点输出；以及响应于第一节点的电压，将电源负极电压通过该第三节点输出；

所述上拉节点放电单元104，用于响应于复位信号的电压，将第二电压信号提供给第一节点，以及响应于第四节点的电压，将将第二电压信号提供给输出端子；

所述输出放电控制单元105，用于响应于输入信号，将第二电压信号通过位于该输出放电控制单元的第四节点提供给上拉节点放电单元，以及响应于复位信号，将第一电压信号通过位于该输出放电控制单元的第四节点提供给上拉节点放电单元；

所述输出放电单元106，用于响应于第三节点的电压，将电源负极电压通过输出放电单元输出。

下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。

如图2中所示的移位寄存器，包括上拉节点充电单元101、输出单元102、下拉控制单元103、上拉节点放电单元104、输出放电控制单元105和输出放电单元106，其中每一模块相应的包括各个元件，具体地，

所述上拉节点充电单元101，包括：

第一薄膜晶体管M1，其栅极连接输入端信号INPUT，漏极连接第一电压信号VDD，源极连接第一节点P1。

所述输出单元102，包括：

第二薄膜晶体管M2，其漏极连接第一时钟信号端CLK，栅极连接第一节点P1，源极连接输出端子OUTPUT；

电容C，其第一端连接第一节点P1，第二端连接输出端子OUTPUT。

所述下拉控制单元103，包括：

第三薄膜晶体管M3，其漏极和栅极连接第二时钟信号端CLKB，源极作为第二节点P2；

第四薄膜晶体管M4，其漏极连接第二时钟信号端CLKB，栅极连接第二节点P2，源极作为第三节点P3；

第五薄膜晶体管M5，其漏极连接第三节点P3，栅极连接第一节点P1，源极连接电源负极电压端VGL；

第六薄膜晶体管M6，其漏极连接第二节点P2，栅极连接第一节点P1，源极连接电源负极电压端VGL。

所述上拉节点放电单元104，包括：

第七薄膜晶体管M7，其栅极连接复位信号端RESET，漏极极连接第一节点P1，源极连接第二电压信号VSS；

第八薄膜晶体管M8，其栅极连接第四节点P4，漏极连接输出端子OUTPUT，源极连接电源负极电压端VGL。

所述输出放电控制单元105，包括：

第九薄膜晶体管M9，其栅极连接输入端信号INPUT，漏极连接第二电压信号VSS，源极连接第四节点P4；

第十薄膜晶体管M10，其栅极连接复位信号RESET，源极连接第一电压信号VDD，漏极连接第四节点P4。

所述输出放电单元106，包括：

第十一薄膜晶体管M11，其栅极连接第三节点P3，漏极连接第一节点P1，源极连接电源负极电压端VGL；

第十二薄膜晶体管M12，其栅极连接第三节点P3，漏极连接输出端子OUTPUT，源极连接电源负极电压端VGL。

较佳地，上述所有薄膜晶体管均为P型薄膜晶体管TFT。

较佳地，上述所有薄膜晶体管均为非晶硅薄膜晶体管。

此外，薄膜晶体管M11的运行时间由原来的50%(薄膜晶体管M11接在CLKB信号上，第二时钟信号CLKB的占空比为50%)变成了一帧只需一行打开(接在下一行的输出上，只有下一行开的时候才开启)；且有，现有技术中寄存器的模拟电流为2.2×10^-3A，而本发明实施例提供的移位寄存器，其模拟电流为2.0×10^-3A，相比现有技术下降约10%，有效降低了移位寄存器的功耗。

本发明实施例提供的上述移位寄存器，在现有技术的基础上，增加了输出放电控制单元设计，缩短了薄膜晶体管M11的运行时间，提高移位寄存器的稳定性，同时降低移位寄存器的功耗。

上述移位寄存器级联形成阵列基板栅极驱动电路，本发明实施例提供的一种阵列基板栅极驱动装置，包括级联的各级移位寄存器，其中，第一级移位寄存器的输入信号端连接起始信号端，第一级移位寄存器的复位信号端连接第二级移位寄存器的输出端子；最后一级移位寄存器的输入信号端连接前一级移位寄存器的输出端子，最后一级移位寄存器的复位信号端连接起始信号端；

除第一级和最后一级移位寄存器外，其余各级移位寄存器的输入信号端连接上一级移位寄存器的输出端子，复位信号端连接下一级移位寄存器的输出端子；

所有上述级联的移位寄存器均为上述的移位寄存器。

具体地，该阵列基板栅极驱动电路包括N级，其中N为栅线数量，参见图3，起始信号STV作为输入信号输入到第一级移位寄存器，并且顺序的将栅极驱动信号输出至栅极线，第n级的输入信号由第n-1级的输出信号提供，其中n<N，复位信号由第n+1级的输出信号提供，第N级的复位信号由第一级的输入信号即起始信号STV提供，也就是说起始信号STV一方面作为第一级的输入信号，另一方面作为第N级的复位信号。

图4为的各信号端的时序图，下面结合图4对本发明实施例提供的阵列基板栅极驱动电路中的第n（n<N,N为阵列基板栅极电路的级数）级移位寄存器的工作方法进行说明，其中，所有TFT均为高电平导通，低电平截止。

第一阶段S1：第一时钟信号CLK为低电平，第二时钟信号CLKB为高电平，作为输入信号的前级输出信号G（n-1）为高电平，作为复位信号的下级输出信号G（n+1）为低电平，VDD为高电平信号，VSS为低电平信号。高电平的输入信号G(n-1)使得晶体管M1导通并对电容C充电，使得第一节点P1为高电平，此时薄膜晶体管M2栅极开关打开，但由于此时时钟信号CLK为低电平，薄膜晶体管M2并不导通，此时输出端G（n）输出低电平；

第二阶段S2：第一时钟信号CLK为高电平，第二时钟信号CLKB为低电平，输入信号G（n-1）为低电平，复位信号G（n+1）为低电平，此时薄膜晶体管M2导通，此时输出端G（n）输出高电平；

第三阶段S3：第一时钟信号CLK为低电平，第二时钟信号CLKB为高电平，输入信号G（n-1）为低电平，复位信号G（n+1）为高电平。此时薄膜晶体管M7和薄膜晶体管M10导通，第四节点P4为高电平信号，薄膜晶体管M8导通，电容C通过薄膜晶体管M7放电迅速使P1点降为低电平，薄膜晶体管M2截止，第四节点P4为VDD提供的高电平信号，晶体管M8导通，对输出端G（n）进行快速放电使得输出为低电平，实现了复位功能。

或者，

第一阶段S1：第一时钟信号CLK为低电平，第二时钟信号CLKB为高电平，作为输入信号的前级输出信号G（n+1）为高电平，作为复位信号的下级输出信号G（n-1）为低电平，VDD为低电平信号，VSS为高电平信号。高电平的复位信号G(n+1)使得薄膜晶体管M7导通并对电容C充电，使得第一节点P1为高电平，此时薄膜晶体管M2栅极开关打开，但由于此时时钟信号CLK为低电平，薄膜晶体管M2并不导通，此时输出端G（n）输出低电平；

第二阶段S2：第一时钟信号CLK为高电平，第二时钟信号CLKB为低电平，输入信号G（n+1）为低电平，复位信号G（n-1）为低电平，此时薄膜晶体管M2导通，此时输出端G（n）输出高电平；

第三阶段S3：第一时钟信号CLK为低电平，第二时钟信号CLKB为高电平，输入信号G（n+1）为低电平，复位信号G（n-1）为高电平；此时薄膜晶体管M1和薄膜晶体管M9导通，电容C通过薄膜晶体管M1放电迅速使第一节点P1点降为低电平，第四节点P4为VSS提供的高电平信号，使得薄膜晶体管M8导通，对输出端G（n）进行快速放电使得输出为低电平，实现了复位功能。

综上所述，本发明实施例提供了一种移位寄存器及阵列基板栅极驱动电路，该移位寄存器在现有技术的基础上增加了输出放电控制单元，有效的缩短部分薄膜晶体管的运行时间，提高移位寄存器的稳定性，同时降低移位寄存器的功耗。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种移位寄存器，其特征在于，所述移位寄存器包括：上拉节点充电单元、输出单元、下拉控制单元、上拉节点放电单元和输出放电单元，所述移位寄存器还包括输出放电控制单元，其中，

所述上拉节点充电单元，连接输入信号端，用于响应于输入信号，将第一电压信号提供给输出端子；

所述输出单元，连接到位于上拉节点充电单元中作为上拉节点充电单元输出端的第一节点，用于响应于第一节点的电压，将第一时钟信号提供给输出端子；

所述下拉控制单元，用于响应于第二时钟信号，将第二时钟信号通过位于下拉控制单元的第二节点输出；同时响应于第二节点提供的第二时钟信号，将第二时钟信号通过位于下拉控制单元的第三节点输出；以及响应于第一节点的电压，将电源负极电压通过该第三节点输出；

所述上拉节点放电单元，用于响应于复位信号，将第二电压信号提供给第一节点，以及响应于第四节点的电压，将第二电压信号提供给输出端子；

所述输出放电控制单元，用于响应于输入信号，将第二电压信号通过位于该输出放电控制单元的第四节点提供给上拉节点放电单元，以及响应于复位信号，将第一电压信号通过位于该输出放电控制单元的第四节点提供给上拉节点放电单元；

所述输出放电单元，用于响应于第三节点的电压，将电源负极电压通过输出放电单元输出；

其中，所述输出放电控制单元包括：

第九薄膜晶体管，其栅极连接输入端信号，漏极连接第二电压信号，源极连接第四节点；

第十薄膜晶体管，其栅极连接复位信号，源极连接第一电压信号，漏极连接第四节点。

2.如权利要求1所述移位寄存器，其特征在于，所述上拉节点充电单元包括：

第一薄膜晶体管，其栅极连接输入端信号，漏极连接第一电压信号，源极连接第一节点。

3.如权利要求1所述移位寄存器，其特征在于，所述输出单元包括：

第二薄膜晶体管，其漏极连接第一时钟信号端，栅极连接第一节点，源极连接输出端子；

电容，其第一端连接第一节点，第二端连接输出端子。

4.如权利要求1所述移位寄存器，其特征在于，所述下拉控制单元包括：

第三薄膜晶体管，其漏极和栅极连接第二时钟信号端，源极作为第二节点；

第四薄膜晶体管，其漏极连接第二时钟信号端，栅极连接第二节点，源极作为第三节点；

第五薄膜晶体管，其漏极连接第三节点，栅极连接第一节点，源极连接电源负极电压端；

第六薄膜晶体管，其漏极连接第二节点，栅极连接第一节点，源极连接电源负极电压端。

5.如权利要求1所述移位寄存器，其特征在于，所述上拉节点放电单元包括：

第七薄膜晶体管，其栅极连接复位信号端，漏极极连接第一节点，源极连接第二电压信号；

第八薄膜晶体管，其栅极连接第四节点，漏极连接输出端子，源极连接电源负极电压端。

6.如权利要求1所述移位寄存器，其特征在于，所述输出放电单元包括：

第十一薄膜晶体管，其栅极连接第三节点，漏极连接第一节点，源极连接电源负极电压端；

第十二薄膜晶体管，其栅极连接第三节点，漏极连接输出端子，源极连接电源负极电压端。

7.如权利要求1～6任一权利要求所述移位寄存器，其特征在于，所有薄膜晶体管均为P型薄膜晶体管TFT。

8.如权利要求7所述移位寄存器，其特征在于，所有薄膜晶体管均为非晶硅薄膜晶体管。

9.一种阵列基板栅极驱动装置，包括级联的各级移位寄存器，其中，第一级移位寄存器的输入信号端连接起始信号端，第一级移位寄存器的复位信号端连接第二级移位寄存器的输出端子；最后一级移位寄存器的输入信号端连接前一级移位寄存器的输出端子，最后一级移位寄存器的复位信号端连接起始信号端；

除第一级和最后一级移位寄存器外，其余各级移位寄存器的输入信号端连接上一级移位寄存器的输出端子，复位信号端连接下一级移位寄存器的输出端子；

其特征在于，所有级联的移位寄存器均为如权利要求1-8任一权利要求所述的移位寄存器。