CN105096793B - 栅极驱动电路及其驱动方法 - Google Patents

Abstract

本发明提供一种栅极驱动电路及其驱动方法。上述栅极驱动电路包括控制信号产生器以及至少一栅极通道集合。至少一栅极通道集合的每一者具有多个栅极通道，且此些栅极通道共用一电平偏移器。上述驱动方法包括依据栅极驱动器开始脉冲产生多个第一控制信号与多个第二控制信号，并根据此些第一控制信号以及些第二控制信号以决定此些栅极通道的其中一者在一时间区间内使用电平偏移器。如此可降低电平偏移器的数量。

Description

栅极驱动电路及其驱动方法

技术领域

本发明是有关于一种显示器，且特别是有关于一种栅极驱动电路及其驱动方法。

背景技术

栅极驱动电路(Gate Driving Circuit)100是用来驱动显示面板(DisplayPanel)的每一扫描线上的所有晶体管的栅极，其典型的电路结构图如图1所示。其中图1仅示出了栅极驱动电路100的n个栅极通道中的其中四个ch_1～ch_4，其中每个栅极通道包括一移位寄存器(Shift Register)、一逻辑单元(Logic Unit)、一电平偏移器(LevelShifter)以及一输出缓冲单元(Output Buffer)。当欲显示一图像帧(Image Frame)在显示面板(Display Panel，未示出)时，定时器(Timing controller，未示出)会输出一栅极驱动器开始脉冲GDSP至栅极驱动电路100。栅极通道ch_1的移位寄存器121将栅极驱动器开始脉冲GDSP读入，并产生延迟开始脉冲g1给逻辑单元141，以及将栅极驱动器开始脉冲GDSP传递至下一级移位寄存器122。其余移位寄存器122～124的操作可以参照移位寄存器121而类推。因此，移位寄存器121～124可以决定显示面板的每一扫描线(scan line，未示出)的驱动顺序并循序地产生延迟开始脉冲g1～g4，将延迟开始脉冲g1～g4分别传送到逻辑单元141～144。逻辑单元141～144可以受控于输出致能信号OE而产生第一信号LVS1～LVS4，再将第一信号LVS1～LVS4传送到电平偏移器161～164以进行电压电平处理。电压电平处理后的驱动信号HVS1～HVS4分别经由输出缓冲单元181～184分别驱动显示面板不同扫描线上的晶体管(未示出)的栅极。因此，由图1可看出，典型的栅极驱动电路100在接收到栅极驱动器开始脉冲GDSP之后，第一信号LVS1～LVS4会经由每一通道的移位寄存器依序逐级传递。

典型的栅极驱动电路100中每一个栅极通道(例如图1所示的ch_1～ch_4)均内含一电平偏移器，以将所接收的第一信号转换成高压信号输出。然而，当栅极通道的数目增加时，电平偏移器的数目势必随之增加，如此一来将会增加栅极驱动电路的成本。

发明内容

本发明提供一种栅极驱动电路及其驱动方法，有效降低栅极驱动电路的电平偏移器的数量。

本发明的一实施例提供一种栅极驱动电路，包括控制信号产生器以及至少一第一栅极通道集合。控制信号产生器用以接收栅极驱动器开始脉冲以产生多个第一控制信号与多个第二控制信号。上述至少一第一栅极通道集合耦接至控制信号产生器。上述至少一第一栅极通道集合的每一者各自具有多个第一栅极通道。此些第一栅极通道受控于上述多个第一控制信号以及上述多个第二控制信号以共用一第一电平偏移器，并产生多个栅极驱动信号。

在本发明的一实施例中，上述的至少一第一栅极通道集合的每一者各自包括多个前端通道、一第一电平偏移器以及多个后端通道。每一此些前端通道的驱动信号输出端耦接到第一电平偏移器的输入端，其中此些前端通道相互串接以各自接收此些前端通道中一前级前端通道的输出脉冲信号，且每一此些前端通道各自受控于上述多个第一控制信号的其中一者以判断是否将一第一信号输出到第一电平偏移器的输入端。每一此些后端通道的输入端耦接到第一电平偏移器的输出端，其中每一此些后端通道各自受控于上述多个第二控制信号的其中一者以判断是否依据第一电平偏移器的输出信号产生此些栅极驱动信号。

在本发明的一实施例中，依据第二控制信号的控制，上述的此些后端通道的其中一者接收上述第一电平偏移器的输出信号以对应产生此些栅极驱动信号的其中一者，而其他后端通道将其他栅极驱动信号维持在一电压电平。

在本发明的一实施例中，上述的每一此些前端通道各自包括一移位寄存器、一逻辑单元以及一第一开关。移位寄存器接收前级前端通道的输出脉冲信号以产生一第一延迟开始脉冲。逻辑单元的输入端耦接至移位寄存器以接收第一延迟开始脉冲。逻辑单元依据来自外部的一输出致能信号进行一逻辑运算并产生上述第一信号。第一开关的第一端耦接至逻辑单元的输出端以接收第一信号。第一开关的第二端耦接至上述第一电平偏移器的输入端，其中第一开关受控于此些第一控制信号的其中一对应者。

在本发明的一实施例中，上述的每一此些前端通道各自包括一移位寄存器、一逻辑单元以及一第一开关。移位寄存器接收前级前端通道的输出脉冲信号以产生一第一延迟开始脉冲。第一开关的第一端耦接到移位寄存器以接收第一延迟开始脉冲，其中第一开关受控于此些第一控制信号的其中一对应者以对应输出该第一延迟开始脉冲作为第二延迟开始脉冲。逻辑单元的输入端耦接到第一开关的第二端以接收第二延迟开始脉冲。逻辑单元的输出端耦接至第一电平偏移器的输入端，其中逻辑单元依据来自外部的输出致能信号对该第二延迟开始脉冲进行逻辑运算并产生上述第一信号。

在本发明的一实施例中，上述的每一此些前端通道各自包括一移位寄存器以及一逻辑单元。移位寄存器接收前级前端通道的输出脉冲信号以产生一第一延迟开始脉冲。逻辑单元的输入端耦接到移位寄存器以接收第一延迟开始脉冲。逻辑单元的一输出端耦接至该第一电平偏移器的该输入端，其中逻辑单元依据来自外部的一输出致能信号对该第一延迟开始脉冲进行一逻辑运算并产生上述第一信号，且逻辑单元受控于此些第一控制信号的其中一对应者以决定是否输出第一信号。

在本发明的一实施例中，上述的每一此些前端通道各自包括一移位寄存器以及一第一开关。移位寄存器接收前级前端通道的输出脉冲信号以产生上述第一信号。第一开关的第一端耦接到移位寄存器以接收第一信号。第一开关的第二端耦接至第一电平偏移器的输入端，其中第一开关受控于此些第一控制信号的其中一对应者。

在本发明的一实施例中，上述的每一此些后端通道各自包括一第二开关以及一驱动电压保持电路。第二开关的第一端耦接到第一电平偏移器的输出端，其中第二开关受控于此些第二控制信号的其中一对应者。驱动电压保持电路的输出端耦接到第二开关的第二端。当第二开关断开时，驱动电压保持电路将此些栅极驱动信号的其中一对应者维持在一电压电平。当第二开关导通时，第二开关将第一电平偏移器的输出信号输出作为此些栅极驱动信号的其中对应者。

在本发明的一实施例中，上述的驱动电压保持电路包括一电压源以及一第三开关。第三开关的第一端耦接到上述第二开关的第二端，第三开关的第二端耦接到电压源，其中第三开关受控于此些第二控制信号的其中对应者的反相。

在本发明的一实施例中，上述的驱动电压保持电路包括一电压源以及一电容器。电容器的第一端耦接到上述第二开关的第二端，且电容器的第二端耦接到电压源。

在本发明的一实施例中，上述的每一此些后端通道还各自包括一输出缓冲单元。输出缓冲单元的输入端耦接到上述第二开关的第二端。

在本发明的一实施例中，上述的输出缓冲单元包括至少一反相器。

在本发明的一实施例中，上述的控制信号产生器包括多个触发器、一或门以及多个第三电平偏移器。或门的第一输入端接收栅极驱动器开始脉冲。此些触发器用以产生此些第一控制信号。此些触发器的时脉端接收时脉信号。此些触发器的第一级触发器的输入端耦接至或门的输出端。除了第一级触发器之外的每一触发器的输入端耦接到此些触发器中前一级触发器的输出端。或门的第二输入端耦接到此些触发器中的最后一级触发器的输出端。此些第三电平偏移器的每一者的输入端各自耦接到此些正触发器的其中一对应者的输出端，以产生此些第二控制信号的其中一者。

本发明的一实施例提供一种栅极驱动电路的驱动方法，此驱动方法包括：依据栅极驱动器开始脉冲产生多个第一控制信号与多个第二控制信号；以及根据此些第一控制信号以及此些第二控制信号，由第一栅极通道集合的多个第一栅极通道分时共用一第一电平偏移器，以产生多个栅极驱动信号。

在本发明的一实施例中，上述的驱动方法中，当此些第一栅极通道的其中一者于一时间区间内使用第一电平偏移器时，将其他第一栅极通道的每一者的栅极驱动信号维持在一电压电平。

基于上述，本发明实施例的栅极驱动电路及其驱动方法在第一控制信号以及第二控制信号的控制之下，将多个第一栅极通道共用一个第一电平偏移器，如此可降低栅极驱动电路中第一电平偏移器的数量。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是已知的一种栅极驱动电路的电路示意图；

图2是依照本发明的一实施例的一种栅极驱动电路所应用的显示***；

图3A是依照本发明的一实施例的一种第一栅极通道集合的电路示意图；

图3B是图3A所示的一种栅极驱动电路的时序示意图；

图4是依照本发明的一实施例的一种第一栅极通道集合的电路示意图；

图5是图4所示的逻辑单元的电路示意图；

图6是依照本发明的一实施例的一种第一栅极通道集合的电路示意图；

图7是依照本发明的一实施例的一种第一栅极通道集合的电路示意图；

图8是依照本发明的一实施例的一种栅极驱动电路流程图；

图9是图8所示的控制信号产生器的电路示意图；

图10是依照本发明的一实施例的一种栅极驱动电路示意图；

图11是依照本发明的一实施例的一种栅极驱动电路示意图；

图12是依照本发明的一实施例的一种栅极驱动电路示意图。

附图标记说明：

100：栅极驱动电路；

121～124、221～22n：移位寄存器；

141～144：逻辑单元；

161～164：电平偏移器；

181～184：输出缓冲单元；

200：第一栅极通道集合

201：端点；

202：第一电平偏移器

211～21n、411～41n、611～61n、711～71n：前端通道；

231～23n：逻辑单元；

241～24n：第一开关；

251～25n：后端通道；

261～26n：第二开关；

271～27n：驱动电压保持电路；

281～28n：第三开关；

291～29n：输出缓冲单元；

400：栅极驱动电路；

410：控制信号产生器；

421～42M：栅极通道集合

521～52n：D型触发器；

540：或门；

561～56n：第三电平偏移器；

600：栅极驱动电路；

620、640、660：第一栅极通道集合；

700：栅极驱动电路；

720、740、760：第一栅极通道集合；

800：栅极驱动电路；

820、840、860：第一栅极通道集合；

880：第二栅极通道集合；

900：显示***；

910：显示面板；

920：源极驱动电路；

930：栅极驱动电路；

982：与非门：

984：传输门；

986：上拉电源；

988：下拉电源；

CLK：时脉信号

Ch(1)～Ch(M*N)：栅极通道；

DQ1～DQN：第一控制信号；

GDSP：栅极驱动器开始脉冲；

GL1～GLn：栅极线；

G1～GN：栅极驱动信号；

HVS、HVS1～HVSN：高压信号；

HS1～HSN：第二控制信号；

HS1B～HSNB：第二控制信号的反相；

LVS1～LVSN：第一信号；

LS、LS1、LS2：电平偏移器；

OE：输出致能信号；

O1～On：驱动信号输出端；

OP_S：运算信号；

SL1～SLn：源极线；

SP0～SP(N-1)：输出脉冲信号；

SFR：前端通道；

T0～TN：时间；

V1～Vn：电压源；

ch_1～ch_n：栅极通道；

g1～gn：第一延迟开始脉冲；

gs1～gsn：第二延迟开始脉冲。

具体实施方式

在本案说明书全文(包括申请专利范围)中所使用的「耦接」一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构件/步骤代表相同或类似部分。不同实施例中使用相同标号或使用相同用语的元件/构件/步骤可以相互参照相关说明。

请参照图2，图2是依照本发明的一实施例的一种栅极驱动电路所应用的显示***。显示***900包括一显示面板(Display Panel)910、一源极驱动电路(Source DrivingCircuit)920以及一栅极驱动电路(Gate Driving Circuit)930。源极驱动电路920与栅极驱动电路930耦接到显示面板910以分别驱动显示面板910的多个源极线(例如图2所示SL1、SL2、…、SLn)与多个栅极线(例如图2所示GL1、GL2、…、GLn)。栅极驱动电路930包括控制信号产生器410与多个栅极通道。这些栅极通道可以各自驱动显示面板910的不同栅极线(或称扫描线)。

为了减少栅极驱动电路930的电平偏移器(Level Shifter)的数量，可将栅极驱动电路930的所有栅极通道分群成一个或多个群组(以下称栅极通道集合)。每一个栅极通道集合包括多个栅极通道ch_1、ch_2、…、ch_n。一个栅极通道集合所包括的栅极通道的数量n可以视实际设计需求而决定。控制信号产生器410接收栅极驱动器开始脉冲GDSP以产生多个第一控制信号DQ1～DQn与多个第二控制信号HS1～HSN。根据此些第一控制信号DQ1～DQn与此些第二控制信号HS1～HSN，可让每一第一栅极通道集合200的此些栅极通道ch_1～ch_n互相分时共用一个电平偏移器。如此一来，包含上述至少一第一栅极通道集合200的栅极驱动电路930将可达到降低电平偏移器的数量的目的。

以下请参照图3A，图3A是依照本发明的一实施例的一种第一栅极通道集合的电路示意图。由图3A可看出，第一栅极通道集合200具有N级栅极通道ch_1、ch_2、ch_3、…、ch_n，且N级栅极通道ch_1～ch_n互相共用一个第一电平偏移器202，其中栅极通道ch_1包括前端通道211、第一电平偏移器202以及后端通道251，栅极通道ch_2包括前端通道212、第一电平偏移器202以及后端通道252，栅极通道ch_3包括前端通道213、第一电平偏移器202以及后端通道253，而栅极通道ch_n则包括前端通道21n、第一电平偏移器202以及后端通道25n。

图3A所示的前端通道211～21n之间彼此并联，且前端通道211～21n的多个驱动信号输出端O1、O2、O3、…、On均耦接到同一端点201。每一前端通道可接收前级前端通道所产生的输出脉冲信号以产生一第一信号，且在多个第一控制信号的其中一对应者的控制之下，判断是否将该第一信号输出到第一电平偏移器202的输入端。为了更容易了解，将进一步说明如下。例如栅极通道ch_1的前端通道211可接收前级前端通道(未示出)的输出脉冲信号SP0以产生第一信号LVS1与输出脉冲信号SP1，并在第一控制信号DQ1的控制之下，决定是否将第一信号LVS1输出到第一电平偏移器202的输入端，其中上述输出脉冲信号SP0可以是栅极驱动器开始脉冲GDSP或是来自上一个栅极通道集合的输出脉冲信号SPN。栅极通道ch_2的前端通道212接收前级前端通道(前端通道211)的输出脉冲信号SP1以产生第一信号LVS2与输出脉冲信号SP2，并在第一控制信号DQ2的控制之下，决定是否将第一信号LVS2输出到第一电平偏移器202的输入端。栅极通道ch_3的前端通道213是接收前级前端通道(前端通道212)的输出脉冲信号SP2以产生第一信号LVS3与输出脉冲信号，并在第一控制信号DQ3的控制之下，决定是否将第一信号LVS3输出到第一电平偏移器202的输入端。依此类推，栅极通道ch_n的前端通道21n是接收前级前端通道(未示出)的输出脉冲信号SP(N-1)以产生第一信号LVSN与输出脉冲信号SPN，并在第一控制信号DQN的控制之下，决定是否将第一信号LVSN输出到第一电平偏移器202的输入端。

图3A所示的第一电平偏移器202的输入端耦接到端点201。第一电平偏移器202的输出端耦接到后端通道251～25n的输入端。第一电平偏移器202接收端点201的第一信号以进行升压并产生一高压信号HVS至后端通道251～25n的输入端。

图3A所示的后端通道251～25n用以产生多个栅极驱动信号G1、G2、G3、…、GN。在多个第二控制信号HS1、HS2、HS3、…、HSN的控制之下，此些后端通道251～25n的其中一者可各自判断是否依据第一电平偏移器202的该高压信号HVS产生栅极驱动信号G1～GN的其中一者，而其他栅极驱动信号则维持在一电压电平。进一步说明如下，例如栅极通道ch_1的后端通道251在第二控制信号HS1的控制之下，决定是否将此高压信号HVS输出给显示面板910以成为栅极驱动信号G1。栅极通道ch_2的后端通道252在第二控制信号HS2的控制之下，可以决定是否将此高压信号HVS输出给显示面板910以成为栅极驱动信号G2。栅极通道ch_3的后端通道253在第二控制信号HS3的控制之下，决定是否将此高压信号HVS输出给显示面板910以成为第3栅极驱动信号G3。以此类推，栅极通道ch_n的后端通道25n在第二控制信号HSN的控制之下，决定是否将此高压信号HVS输出给显示面板910以成为栅极驱动信号GN。

在一些实施例中，图3A所示的此些前端通道211～21n可以均具有实质上相同(或相似)的结构与功能。在本发明的一实施例中，前端通道211包括移位寄存器221、逻辑单元231以及第一开关241。移位寄存器221接收前一级前端通道(未示出)的输出脉冲信号SP0以产生第一延迟开始脉冲g1与输出脉冲信号SP1。逻辑单元231接收第一延迟开始脉冲g1。逻辑单元231依据来自外部的输出致能信号OE进行逻辑运算，并产生第一信号LVS1。在本发明的一实施例中，上述的逻辑单元231可用与非门(NAND gate)、传输门、或其他开关电路来实现，但本发明并不以此为限。举例来说，假设用与非门实现逻辑单元231，则此与非门的第一输入端与第二输入端可以分别接收输出致能信号OE与第一延迟开始脉冲g1，而此与非门的输出端输出第一信号LVS1。第一开关241受控于第一控制信号的其中一控制信号DQ1以决定第一开关241是否导通。当第一开关241导通时，第一信号LVS1可以被传送至第一电平偏移器202的输入端。

前端通道212包括移位寄存器222、逻辑单元232以及第一开关242。前端通道213包括移位寄存器223、逻辑单元233以及第一开关243。前端通道21n包括移位寄存器22n、逻辑单元23n以及第一开关24n。前端通道212～21n的实施方式可参考前端通道211的上述说明而类推，在此不再赘述。

在一些实施例中，图3A所示的此些后端通道251～25n可以均具有实质上相同(或相似)的结构与功能。在本发明的一实施例中，后端通道251包括第二开关261、驱动电压保持电路271以及输出缓冲单元291。第二开关261的第一端耦接至第一电平偏移器202的输出端以接收高压信号HVS。第二开关261的控制端受控于此些第二控制信号的其中一相应控制信号HS1以决定第二开关261是否导通。驱动电压保持电路271耦接到第二开关261的第二端。输出缓冲单元291的输入端耦接至第二开关261的第二端，而输出缓冲单元291的输出端耦接至显示面板910的其中一条栅极线。当第二开关261断开时，驱动电压保持电路271可以将栅极驱动信号G1维持于一电压电平。当第二开关261导通时，输出缓冲单元291可以接收第一电平偏移器202的高压信号HVS以产生第1栅极驱动信号G1。也就是说，第二开关261可以将第一电平偏移器202的输出信号输出给输出缓冲单元291作为栅极驱动信号G1。

在本发明的不同实施例中，驱动电压保持电路271可用多种方式来实现。例如图3A所示实施例中，驱动电压保持电路271可包括第三开关281以及电压源V1。第三开关281的第一端与第二端分别耦接至电压源V1与第二开关261的第二端。第三开关281受控于该些第二控制信号的其中一对应者的反相HS1B。即，当第二开关261导通时，第三开关281是断开，如此一来输出缓冲单元291可接收第一电平偏移器202的高压信号HVS以产生栅极驱动信号G1；反之，当第二开关261断开时，第三开关281是导通，则输出缓冲单元291是接收电压源V1的电压信号，以将栅极驱动信号G1维持在一电压电平。此外，电压源V1的电压电平可以视实际设计需求来决定。例如，电压源V1可以是操作电压源(***电压源)或是接地电压源。

在其他实施例中，第三开关281也可以用电容器来取代。若以电容器取代第三开关281，则此电容器的第一端与第二端分别耦接至电压源V1与第二开关261的第二端。电压源V1可以是操作电压源、接地电压源或是其他任何固定参考电压。

另外，在本发明的另一实施例中，后端通道251的输出缓冲单元291包括至少一个反相器，然而不应以此为限。例如在本发明的另一实施例中，后端通道251的输出缓冲单元291也可能省略不用。在其他实施例中，图3A中所示输出缓冲单元291的反相器也可以用缓冲器、单元增益缓冲器(unity gain buffer)或是其他增益电路来取代。

后端通道252包括第二开关262、驱动电压保持电路272以及输出缓冲单元292。后端通道253包括第二开关263、驱动电压保持电路273以及输出缓冲单元293。后端通道25n包括第二开关26n、驱动电压保持电路27n以及输出缓冲单元29n。后端通道252～25n的实施方式可参考后端通道251的上述说明而类推，在此不再赘述。

图3B是图3A所示的一种栅极驱动电路的时序示意图。请同时参照图3A与图3B，在时间T0时，第一栅极通道集合200的栅极通道ch_1接收到前一级栅极通道的输出脉冲信号SP0。栅极通道ch_1的前端通道211的移位寄存器221会根据输出脉冲信号SP0而在时间T1时产生第一延迟开始脉冲g1与输出脉冲信号SP1。逻辑单元231接收第一延迟开始脉冲g1与来自外部的输出致能信号OE以进行逻辑运算并产生第一信号LVS1。值得注意的是，在时间T1至T2的期间，输入到栅极通道ch_1的第一控制信号DQ1与第二控制信号HS1均是致能状态(例如是逻辑高电平)，而其他栅极通道ch_2～ch_n的第一控制信号DQ2～DQN与第二控制信号HS2～HSN均是禁止状态(例如是逻辑低电平)，因此栅极通道ch_1的第一开关241以及第二开关261被导通，且第三开关281被断开，而其余栅极通道ch_2～ch_n的第一开关242～24n以及第二开关262～26n被断开且第三开关282～28n被导通。如此一来，第一电平偏移器202将接收栅极通道ch_1的第一信号LVS1以进行升压并产生高压信号HVS给栅极通道ch_1的后端通道251，且输出缓冲单元291通过栅极通道ch_1的第二开关261接收高压信号HVS以产生栅极驱动信号G1。在时间T1至T2的期间，输出缓冲单元292～29n则分别接收电压源V2～Vn的电压信号以将栅极驱动信号G2～GN维持在一固定电压电平上(例如逻辑低电平)。

在时间T2时，第一栅极通道集合200的栅极通道ch_2接收到栅极通道ch_1的输出脉冲信号SP1。栅极通道ch_2的前端通道212的移位寄存器222会根据输出脉冲信号SP1而于时间T2时产生第一延迟开始脉冲g2与输出脉冲信号SP2，如图3B所示。逻辑单元232接收第一延迟开始脉冲g2与来自外部的输出致能信号OE以进行逻辑运算并产生第一信号LVS2。值得注意的是，在时间T2至T3的期间，输入到栅极通道ch_2的第一控制信号DQ2与第二控制信号HS2是致能状态(例如是逻辑高电平)，而其他栅极通道ch_1、ch3～ch_n的第一控制信号DQ1、DQ3～DQN与第二控制信号HS1、HS3～HSN均是禁止状态(例如是逻辑低电平)，因此栅极通道ch_2的第一开关242以及第二开关262被导通，且第三开关282被断开，而其余栅极通道ch_1、ch_3～ch_n的第一开关241、243～24n以及第二开关261、263～26n被断开，且第三开关281、283～28n被导通。如此一来，第一电平偏移器202将接收栅极通道ch_2的第一信号LVS2以进行升压并产生高压信号HVS给栅极通道ch_2的后端通道252，且输出缓冲单元292通过栅极通道ch_2的第二开关262接收高压信号HVS以产生栅极驱动信号G2。在时间T2至T3的期间，输出缓冲单元291、293～29n则分别接收电压源V1、V3～Vn的电压信号以将栅极驱动信号G1、G3～GN维持在一固定电压电平(例如逻辑低电平)。第一栅极通道集合200在时间T3～TN的运作可参考上述在时间T1或T2的运作的说明而类推，在此不再赘述。由上可知，通过此些第一控制信号DQ1～DQN以及此些第二控制信号HS1～HSN的控制，便可达到多个栅极通道ch_1～ch_n共用一个电平偏移器202的目的。

接下来请参照图4，图4是依照本发明的一实施例的一种第一栅极通道集合的电路示意图。图4所示实施例可以参照图3A与图3B的相关说明而类推。相较于图3A，图4的前端通道411、412、413、…、～41n的逻辑单元231～23n与第一开关241～24n的位置与图3A不同。在本实施例中，前端通道411～41n均具有实质上相同(或相似)的结构与功能。以下仅以图4的前端通道411来说明，而其余前端通道412～41n可以参照前端通道411的相关说明而类推。

前端通道411包括移位寄存器221、第一开关241以及逻辑单元231。移位寄存器221接收前级前端通道(未示出)的输出脉冲信号SP0以产生一第一延迟开始脉冲g1与输出脉冲信号SP1。第一开关241受控于对应的此些第一控制信号的其中一者DQ1以决定是否将第一延迟开始脉冲g1传输至逻辑单元231的输入端作为第二延迟开始脉冲gs1。逻辑单元231接收第二延迟开始脉冲gs1与来自外部的输出致能信号OE以进行逻辑运算并产生第一信号LVS1。由于图4的第一栅极通道集合200的功能与操作方式均与图3A类似，因此其详细操作可参考上述图3A的说明，在此不再赘述。

在本发明的一实施例中，图4的逻辑单元231～23n可用一与非门以及一传输门来实现，如图5所示。逻辑单元231包括一与非门982、一传输门984、一上拉电源986以及一下拉电源988。与非门982的输出端耦接到传输门984的输入端。传输门984的输出端作为逻辑单元231的输出端而耦接到第一电平偏移器202的输入端。传输门984的反相控制端耦接到上拉电源986且受控于第二延迟开始脉冲gs1。传输门984的非反相控制端耦接到下拉电源988且受控于第二延迟开始脉冲gs1。与非门982接收来自外部的输出致能信号OE与第二延迟开始脉冲gs1以产生第一信号LVS1。当第二延迟开始脉冲gs1是一高阻抗信号或浮接(floating)时(即第一开关241断开时)，传输门984的非反相控制端被下拉电源988下拉至逻辑低电平且反相控制端被上拉电源986上拉至逻辑高电平，因此传输门984的输出端为高阻抗态而不会输出第一信号LVS1。反之，当第二延迟开始脉冲gs1位于逻辑高电平时，传输门984的非反相控制端的电平是逻辑高电平，因此传输门984可将第一信号LVS1传输至第一电平偏移器202的输入端。当第二延迟开始脉冲gs1位于逻辑低电平时，传输门984的反相控制端的电平是逻辑低电平，因此传输门984可将第一信号LVS1传输至第一电平偏移器202的输入端。

接下来请参照图6，图6是依照本发明的一实施的一种第一栅极通道集合的电路示意图。图6所示实施例可以参照图3A与图3B的相关说明而类推。相较于图3A，图6所示的前端通道611、612、613、…、61n的逻辑单元231～23n具有开关功能，因此可省略图3A所示第一开关241～24n。在本实施例中，前端通道611～61n均具有实质上相同(或相似)的结构与功能。以下仅以图6的前端通道611来说明，而其余前端通道612～61n可以参照前端通道611的相关说明而类推。

前端通道611包括移位寄存器221以及逻辑单元231，其中移位寄存器221接收前级前端通道(未示出)的输出脉冲信号SP0以产生一第一延迟开始脉冲g1与输出脉冲信号SP1。逻辑单元231的输入端耦接到移位寄存器221以接收第一延迟开始脉冲g1。逻辑单元231的输出端耦接至第一电平偏移器202的输入端。逻辑单元231依据来自外部的输出致能信号OE对第一延迟开始脉冲g1进行逻辑运算并产生第一信号LVS1。逻辑单元231受控于对应的此些第一控制信号的其中一者DQ1以决定逻辑单元231是否输出第一信号LVS1。当逻辑单元231导通时，则输出第一信号LVS1。由于图6的第一栅极通道集合200的功能与操作方式均与图3A相同，因此其详细运作可参考上述图3A的说明，在此不再赘述。

请参照图7，图7是依照本发明的一实施例的一种第一栅极通道集合的电路示意图。图7所示实施例可以参照图3A与图3B的相关说明而类推。相较于图3A，图7的前端通道711、712、713、…、71n省略了逻辑单元。在本实施例中，前端通道711～71n均具有实质上相同的结构与功能，因此以下仅以图7的前端通道711来说明，而其余前端通道712～71n可以参照前端通道711的相关说明而类推。

前端通道711包括移位寄存器221以及第一开关241。移位寄存器221接收前级前端通道(未示出)的输出脉冲信号SP0以产生第一信号LVS1。第一开关241受控于此些第一控制信号的其中一对应者DQ1以决定第一开关241是否导通。当第一开关241导通时，该移位寄存器221的第一信号LVS1被传输至电平偏移器202的输入端。由于图7的第一栅极通道集合200的功能与操作方式均与图3A相同，因此其详细运作可参考上述图3A的说明，在此不再赘述。

接下来请参照图8，图8是依照本发明的一实施例的一种栅极驱动电路流程图。图8所示实施例可以参照图2的相关说明而类推。栅极驱动电路400包括控制信号产生器410以及多个栅极通道集合421～42M，其中控制信号产生器410接收栅极驱动器开始脉冲GDSP以产生多个第一控制信号DQ1～DQN以及多个第二控制信号HS1～HSN，并将此些第一控制信号DQ1～DQN以及此些第二控制信号HS1～HSN传送到栅极通道集合421、422、423、…、42M的每一者。其中栅极通道集合421～42M的实施方式可以参照图3A至图7的相关说明而类推。例如，此些栅极通道集合421～42M的每一者的电路结构均是每N级栅极通道共用一个电平偏移器。由于共有M组栅极通道集合，所以总共可提供M*N个栅极驱动通道，然而此M*N个栅极通道只使用M个电平偏移器，因此可达到降低电平偏移器的数目的目的。需了解的是，M可以是大于1的整数，本发明并不限制栅极通道集合421～42M的数量M。此外，本发明并不限制每一个栅极通道集合中栅极通道的数量Ｎ，即此些第一栅极通道集合的第一栅极通道的数目可以不同。

除此之外，图8所示的M组栅极通道集合可以是由图1所示的栅极通道集合(下称第二栅极通道集合)与图3A、图4、图6～图7所示的第一栅极通道集合的任意排列组合。例如，栅极通道集合421是如图1所示的第二栅极通道集合，而其余栅极通道集合422～42M是如图3A、图4、图6～图7所示的第一栅极通道集合。或者，栅极通道集合421、423等标号为奇数的栅极通道集合是如图3A、图4、图6～图7所示的第一栅极通道集合200，而其余标号为偶数的栅极通道集合是如图1所示的第二栅极通道集合，但本发明并不以此为限。

另外，图8所示的每一栅极通道集合也可以由如图1所示的栅极通道(下称第二栅极通道)与图3A、图4、图6～图7所示的第一栅极通道以交替或是连续的方式组成，即每一栅极通道集合不限定全部都是第一栅极通道或是第二栅极通道，例如，栅极通道集合421的第1到第4栅极通道ch_1～ch_4是如图1所示的第二栅极通道，而其余的栅极通道则是如图3A、图4、图6～图7所示的第一栅极通道，但本发明并不以此为限。

请参照图9，图9是图8所示的控制信号产生器410的电路示意图。控制信号产生器410用以提供如图3B所示的第一控制信号DQ1～DQN与第二控制信号HS1～HSN。控制信号产生器410包括多个触发器(例如图9所示D型触发器521、522、523、…、52n)、一或门540以及多个第三电平偏移器(例如图9所示第三电平偏移器561、562、563、…、56n)。此些D型触发器521～52n用以产生多个第一控制信号DQ1～DQN。每一D型触发器具有一时脉端CK、一输入端D以及一输出端Q。D型触发器521～52n每一者的时脉端CK接收时脉信号CLK。D型触发器521～52n中的第一级D型触发器521的输入端D耦接至或门540的输出端以接收一运算信号OP_S。除了第一级D型触发器521之外的D型触发器522～52n的每一者(例如第三级D型触发器523)的输入端D串接到其前一级D型触发器(例如第二级D型触发器522)的输出端Q。或门540的第一输入端接收栅极驱动器开始脉冲GDSP。或门540的第二输入端耦接到触发器521～52n中的最后一级D型触发器52n的输出端Q以接收输出信号DQN。或门540进行或运算并产生运算信号OP_S。第三电平偏移器561～56n的输入端分别耦接到D型正触发器521～52n的输出端Q，以产生多个第二控制信号HS1～HSN。

图10～图12是依照本发明不同实施例的一种栅极驱动电路示意图。为了阅读上的方便，图10～图12所示实施例中，以SFR来表示每一前端通道，而以反相器符号来表示每一后端通道。图10～图12所示前端通道SFR可以参照图3A所示前端通道211～21n、图4所示前端通道411～41n、图6所示前端通道611～61n及/或图7所示前端通道711～71n的相关说明而类推。图10～图12所示后端通道(即图10～图12所示反相器符号)可以参照图3A所示后端通道251～25n的相关说明而类推。

图10所示栅极驱动电路600可以参照图2所示栅极驱动电路930、图8所示栅极驱动电路400的相关说明而类推。在图10所示实施例中，栅极驱动电路600具有3组或更多组第一栅极通道集合(例如图10所示第一栅极通道集合620、640与660)。第一栅极通道集合620、640与660各自具有4个第一栅极通道在任一个第一栅极通道集合中，4个第一栅极通道共用一个第一电平偏移器LS1。

图11所示栅极驱动电路700可以参照图2所示栅极驱动电路930、图8所示栅极驱动电路400的相关说明而类推。在图11所示实施例中，栅极驱动电路700具有3组或更多组第一栅极通道集合(例如图11所示第一栅极通道集合720、740与760)。第一栅极通道集合720、740与760各自具有不同数量的栅极通道。例如，第一栅极通道集合720具有4个第一栅极通道，第一栅极通道集合740具有3个第一栅极通道，以及第一栅极通道集合760具有4个第一栅极通道。第一栅极通道集合720的4个第一栅极通道共用一个第一电平偏移器LS1，第一栅极通道集合740的3个第一栅极通道共用一个第一电平偏移器LS1，且第一栅极通道集合760的4个第一栅极通道共用一个第一电平偏移器LS1。

图12所示栅极驱动电路800可以参照图2所示栅极驱动电路930、图8所示栅极驱动电路400的相关说明而类推。在图12所示实施例中，栅极驱动电路800具有4组或更多组栅极通道集合(例如图12所示栅极通道集合820、840、860与880)。栅极通道集合820、840、860与880各自具有不同数量的栅极通道。例如，第一栅极通道集合820具有4个第一栅极通道，第一栅极通道集合840具有3个第一栅极通道，第一栅极通道集合860具有2个第一栅极通道，以及第二栅极通道集合880具有1个第二栅极通道。第一栅极通道集合820的4个第一栅极通道共用一个第一电平偏移器LS1，第一栅极通道集合840的3个第一栅极通道共用一个第一电平偏移器LS1，第一栅极通道集合860的2个第一栅极通道共用一个电平偏移器LS1，而第二栅极通道集合880的1个第二栅极通道使用一个第二电平偏移器LS2。

除此之外，本发明的一实施例还提供一种栅极驱动电路的驱动方法，其中上述栅极驱动电路是用以产生多个栅极驱动信号。此栅极驱动电路包括一控制信号产生器以及至少一第一栅极通道集合。每一至少一第一栅极通道集合具有多个第一栅极通道。上述栅极驱动电路的驱动方法包括依据一栅极驱动器开始脉冲产生多个第一控制信号以及多个第二控制信号，再根据该些第一控制信号以及该些第二控制信号，由同一个第一栅极通道集合的此些第一栅极通道分时共用一第一电平偏移器，并产生此些栅极驱动信号。在一些实施例中，当第一栅极通道的其中一者于上述时间区间内使用第一电平偏移器时，将其他第一栅极通道的每一者的栅极驱动信号维持在一电压电平。

综上所述，本发明的实施例将栅极驱动电路分成至少一个群组，每个群组包括多个栅极通道以形成一栅极通道集合。属于同一个栅极通道集合的全部或是部份栅极通道可共用一个电平偏移器。如此一来，包含至少一上述栅极通道集合的栅极驱动电路则可降低电平偏移器数量。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (19)

1.一种栅极驱动电路，其特征在于，包括：

控制信号产生器，接收栅极驱动器开始脉冲以产生多个第一控制信号与多个第二控制信号；以及

至少一第一栅极通道集合，耦接至该控制信号产生器，该至少一第一栅极通道集合的每一者各自具有多个第一栅极通道，所述多个第一栅极通道受控于所述多个第一控制信号以及所述多个第二控制信号以共用第一电平偏移器，并产生多个栅极驱动信号。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述多个第一栅极通道包括：

该第一电平偏移器；

多个前端通道，所述多个前端通道的每一者的驱动信号输出端耦接到该第一电平偏移器的输入端，其中所述多个前端通道相互串接以各自接收所述多个前端通道中前级前端通道的输出脉冲信号，且所述多个前端通道的每一者各自受控于所述多个第一控制信号的其中一者以判断是否将第一信号输出到该第一电平偏移器的该输入端；以及

多个后端通道，所述多个后端通道的每一者的输入端耦接到该第一电平偏移器的输出端，其中所述多个后端通道的每一者各自受控于所述多个第二控制信号的其中一者以判断是否依据该第一电平偏移器的输出信号产生所述多个栅极驱动信号。

3.根据权利要求2所述的栅极驱动电路，其特征在于，依据所述多个第二控制信号的控制，所述多个后端通道的其中一者接收该第一电平偏移器的该输出信号以对应产生所述多个栅极驱动信号的其中一者，其他所述多个后端通道将其他所述多个栅极驱动信号维持在逻辑低电平。

4.根据权利要求2所述的栅极驱动电路，其特征在于，所述多个前端通道的每一者各自包括：

移位寄存器，接收该前级前端通道的该输出脉冲信号以产生第一延迟开始脉冲；

逻辑单元，其输入端耦接至该移位寄存器以接收该第一延迟开始脉冲，其中该逻辑单元依据来自外部的输出致能信号进行逻辑运算并产生该第一信号；以及

第一开关，其第一端耦接至该逻辑单元的输出端以接收该第一信号，该第一开关的第二端耦接至该第一电平偏移器的该输入端，其中该第一开关受控于所述多个第一控制信号的其中一个对应者。

5.根据权利要求2所述的栅极驱动电路，其特征在于，所述多个前端通道的每一者各自包括：

移位寄存器，接收该前级前端通道的该输出脉冲信号以产生第一延迟开始脉冲；

第一开关，其第一端耦接到该移位寄存器以接收该第一延迟开始脉冲，其中该第一开关受控于所述多个第一控制信号的其中一个对应者以对应输出该第一延迟开始脉冲作为第二延迟开始脉冲；以及

逻辑单元，其输入端耦接到该第一开关的第二端以接收该第二延迟开始脉冲，该逻辑单元的输出端耦接至该第一电平偏移器的该输入端，其中该逻辑单元依据来自外部的输出致能信号对该第二延迟开始脉冲进行逻辑运算并产生该第一信号。

6.根据权利要求2所述的栅极驱动电路，其特征在于，所述多个前端通道的每一者各自包括：

移位寄存器，接收该前级前端通道的该输出脉冲信号以产生第一延迟开始脉冲；以及

逻辑单元，其输入端耦接到该移位寄存器以接收该第一延迟开始脉冲，该逻辑单元的输出端耦接至该第一电平偏移器的该输入端，其中该逻辑单元依据来自外部的输出致能信号对该第一延迟开始脉冲进行逻辑运算并产生该第一信号，且该逻辑单元受控于所述多个第一控制信号的其中一个对应者以决定是否输出该第一信号。

7.根据权利要求2所述的栅极驱动电路，其特征在于，所述多个前端通道的每一者各自包括：

移位寄存器，接收该前级前端通道的该输出脉冲信号以产生该第一信号；以及

第一开关，其第一端耦接到该移位寄存器以接收该第一信号，该第一开关的第二端耦接至该第一电平偏移器的该输入端，其中该第一开关受控于所述多个第一控制信号的其中一个对应者。

8.根据权利要求2所述的栅极驱动电路，其特征在于，所述多个后端通道的每一者各自包括：

第二开关，其第一端耦接到该第一电平偏移器的该输出端，其中该第二开关受控于所述多个第二控制信号的其中一个对应者；以及

驱动电压保持电路，该驱动电压保持电路的输出端耦接到该第二开关的第二端，

其中当该第二开关断开时，该驱动电压保持电路将所述多个栅极驱动信号的其中一个对应者维持在逻辑低电平，以及当该第二开关导通时，该第二开关将该第一电平偏移器的该输出信号输出作为所述多个栅极驱动信号的其中该对应者。

9.根据权利要求8所述的栅极驱动电路，其特征在于，该驱动电压保持电路包括：

电压源；以及

第三开关，其第一端耦接到该第二开关的该第二端，该第三开关的第二端耦接到该电压源，其中该第三开关受控于所述多个第二控制信号的其中该对应者的反相。

10.根据权利要求9所述的栅极驱动电路，其特征在于，该电压源是接地电压源或是操作电压源。

11.根据权利要求8所述的栅极驱动电路，其特征在于，该驱动电压保持电路包括：

电压源；以及

电容器，其第一端耦接到该第二开关的该第二端，且该电容器的第二端耦接到该电压源。

12.根据权利要求8所述的栅极驱动电路，其特征在于，所述多个后端通道的每一者还各自包括：

输出缓冲单元，其输入端耦接到该第二开关的该第二端。

13.根据权利要求12所述的栅极驱动电路，其特征在于，该输出缓冲单元包括至少一个反相器。

14.根据权利要求1所述的栅极驱动电路，其特征在于，该控制信号产生器包括：

或门，该或门的第一输入端接收该栅极驱动器开始脉冲；

多个触发器，用以产生所述多个第一控制信号，所述多个触发器每一者的时脉端接收时脉信号，所述多个触发器的第一级触发器的输入端耦接至该或门的输出端，除了该第一级触发器之外的所述多个触发器的每一者的输入端耦接到所述多个触发器中的前级触发器的输出端，其中该或门的第二输入端耦接到所述多个触发器的最后一级触发器的输出端；以及

多个第三电平偏移器，所述多个第三电平偏移器的每一者的输入端各自耦接到所述多个触发器的其中一个对应者的该输出端，以产生所述多个第二控制信号的其中一者。

15.根据权利要求1所述的栅极驱动电路，其特征在于，该至少一第一栅极通道集合中的第一栅极通道的数目彼此不同。

16.根据权利要求1所述的栅极驱动电路，其特征在于，该至少一第一栅极通道集合的每一者还具有至少一第二栅极通道，且该至少一第二栅极通道的每一者各自具有非共用的第二电平偏移器。

17.根据权利要求1所述的栅极驱动电路，其特征在于，还包括：

至少一第二栅极通道集合，

其中该至少一第二栅极通道集合的每一者各自包括至少一第二栅极通道，且该至少一第二栅极通道的每一者各自具有非共用的第二电平偏移器。

18.一种栅极驱动电路的驱动方法，其特征在于，该栅极驱动电路的驱动方法包括：

依据栅极驱动器开始脉冲产生多个第一控制信号与多个第二控制信号；以及

根据所述多个第一控制信号以及所述多个第二控制信号，由第一栅极通道集合的多个第一栅极通道分时共用第一电平偏移器，以产生多个栅极驱动信号。

19.根据权利要求18所述的栅极驱动电路的驱动方法，其特征在于，当所述多个第一栅极通道的其中一者于时间区间内使用该第一电平偏移器时，将其他所述多个第一栅极通道的每一者的该栅极驱动信号维持在逻辑低电平。