CN102468843A - 一种数字延迟线电路及延迟锁相环电路 - Google Patents
一种数字延迟线电路及延迟锁相环电路 Download PDFInfo
- Publication number
- CN102468843A CN102468843A CN2010105415050A CN201010541505A CN102468843A CN 102468843 A CN102468843 A CN 102468843A CN 2010105415050 A CN2010105415050 A CN 2010105415050A CN 201010541505 A CN201010541505 A CN 201010541505A CN 102468843 A CN102468843 A CN 102468843A
- Authority
- CN
- China
- Prior art keywords
- delay line
- circuit
- digital
- delay
- digital delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Pulse Circuits (AREA)
Abstract
本发明适用于数字电路领域，提供了一种数字延迟线电路及延迟锁相环电路，所述数字延迟线电路是由一对互补的数字延迟线电路组成，每条所述的数字延迟线电路都包含有一条延迟线，两条所述延迟线之间通过锁存器单元来耦合，每条所述延迟线由一系列的反相器连接而成，两条所述延迟线分别以两个互补信号作为输入时钟信号。本发明实施例采用了一对互补的数字延迟线电路，它的两条延迟线通过锁存器单元来耦合，该互补的数字延迟线能够提供的相位精度是一个反相器的延迟时间，比普通的延迟线的精度提高了一倍，可以极大的满足实际的高速应用要求。
Description
技术领域
本发明属于数字电路领域，尤其涉及一种数字延迟线电路及延迟锁相环电路。
背景技术
随着存储器***读写速度的不断提高，对时钟频率的时序要求也越来高了。因此，延迟锁相环在这类高速CMOS接口电路中，得到越来越广泛的应用。延迟锁相环可以分为模拟延迟锁相环和数字延迟锁相环两大类。模拟延迟锁相环具有比较好的电源抑制比，能够提供好的抖动性能，以及很高的相位精度。但模拟延迟锁相环电路结构复杂，存在一定的设计难度和不确定性。数字延迟锁相环电路结构相对简单一些，便于实现，同时需要比较低的工作电压，且随着工作电压的降低，可以很明显的减少功耗。尽管其提供的相位精度和抖动性能不如模拟延迟锁相环，但由于具备这些优点，数字延迟锁相环还是得到了更广泛的采用。
在数字延迟锁相环电路中，设计好一个具有高相位精度和低抖动性能的数字控制线电路是最重要的一个环节。在实际应用中，同时还要求数字控制线电路能够满足比较宽的输入频率范围，功耗和面积都要尽量小，这样可以符合节能，低成本的要求。
在目前的实际设计中，数字控制线电路的实现结构有很多种，各有各的优缺点。下面将介绍目前普遍比较常用的一种电路结构。
如图1所示的带反相器延迟单元的数字延迟线电路。数字延迟线电路是由很多个最小的延迟单元组成的，它的相位精度是由最小延迟单元的延迟时间决定的。因此在挑选延迟单元的时候，为了获得更高的相位精度，要尽可能的选取延迟时间小的。在CMOS的一些基本逻辑门中，反相器是延迟时间是最小的了。在图1中，输入参考时钟在延迟线中传输，产生了一系列相位相邻的时钟信号：Tap1，Tap2…TapN。可以看到，每个相邻的时钟信号相差两个反相器的延迟时间，也就是说该数字延迟线能提供的相位精度是两个反相器的延迟时间。
该带反相器延迟单元的数字延迟线电路结构简单，便于设计，但存在几个缺点。
第一就是该延迟线提供的相位精度不够高，尽管反相器单元的延迟时间在CMOS逻辑门单元里相对来说是最小的了，但两个反相器延迟时间的相位精度还是不能满足现在越来越高速的应用要求。
第二，该延迟线仅能提供一定相位范围的延迟，在我们的实际应用中，至少要求360度延迟，有些应用甚至要求是720度延迟，这就需要延迟线的级数非常多，要消耗很大的芯片面积和功耗，给产品化带来限制。
第三，由于反相器单元的电源抑制能力比较差，由电源噪声引起的抖动会沿着延迟线逐级积累下去，这样将会给整条延迟线每一级的抖动造成不一致，后面级数的抖动要比前面级数的要大。
发明内容
本发明实施例的目的在于提供一种数字延迟线电路，旨在解决延迟线提供的相位精度不够高、需要消耗很大的芯片面积和功耗以及延迟线每一级的抖动性能差的问题。
本发明实施例是这样实现的，一种数字延迟线电路，所述数字延迟线电路是由一对互补的数字延迟线电路组成，每条所述的数字延迟线电路都包含有一条延迟线，两条所述延迟线之间通过锁存器单元来耦合，每条所述延迟线由一系列的反相器连接而成，两条所述延迟线分别以两个互补信号作为输入时钟信号。
本发明实施例的另一目的在于提供一种延迟锁相环电路，该延迟锁相环电路包含数字延迟线电路，所述数字延迟线电路是由一对互补的数字延迟线电路组成，每条所述的数字延迟线电路都包含有一条延迟线，两条所述延迟线之间通过锁存器单元来耦合，每条所述延迟线由一系列的反相器连接而成，两条所述延迟线分别以两个互补信号作为输入时钟信号。
在本发明实施例中，提出了一对互补的数字延迟线电路，它的两条延迟线通过锁存器单元来耦合。两个时钟信号经过两条互补的延迟线，产生一系列相位相邻的时钟信号是互补关系。该互补的数字延迟线能够提供的相位精度是一个反相器的延迟时间，比普通的延迟线的精度提高了一倍，可以极大的满足实际的高速应用要求。
附图说明
图1是现有技术提供的数字延迟线电路的电路图；
图2是本发明实施例提供的数字延迟线电路的电路图；
图3是本发明实施例提供的周期结束检测电路的电路图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明实施例的数字延迟线电路是由一对互补的数字延迟线电路组成，每条的延迟线电路都包含有一条延迟线，两条延迟线之间通过锁存器单元来耦合，每条延迟线由一系列的反相器连接而成。
本发明实施例提供了一种数字延迟线电路，该数字延迟线电路是由一对互补的数字延迟线电路组成，每条的延迟线电路都包含有一条延迟线，两条延迟线之间通过锁存器单元来耦合，每条延迟线由一系列的反相器连接而成，两条延迟线分别以两个互补信号作为输入时钟信号。
本发明实施例的另一目的在于提供一种延迟锁相环电路，该延迟锁相环电路包含数字延迟线电路，数字延迟线电路是由一对互补的数字延迟线电路组成，每条的延迟线电路都包含有一条延迟线，两条延迟线之间通过锁存器单元来耦合，每条延迟线由一系列的反相器连接而成，两条延迟线分别以两个互补信号作为输入时钟信号。
图2示出了本发明实施例提供的数字延迟线电路。为了便于说明仅示出了与本发明相关的部分。
该数字延迟线电路是由一对互补的数字延迟线电路组成。其中数字延迟线电路由一系列反相器单元组成。数字延迟线电路中两条延迟线之间通过锁存器单元来耦合。该锁存器将一对互补信号的反相连接在一起。这里的锁存器是将当前的状态锁存起来，使中央处理器(CPU)送出的数据在接口电路的输出端能保持一段时间锁存后状态不再发生变化，直到解除锁定。图2上的条虚线所指的部分为锁存器单元，它是由首尾相连的两个反相器构成。两个输入时钟信号Clk_ref和Clk_ref_b是反相的关系，作为该延迟线的两个互补输入。
两个时钟信号经过两条互补的延迟线，产生一系列相位相邻的时钟信号：Tap1，Tap1b，Tap2，Tap2b…TapN和TapNb，其中时钟信号TapN和时钟信号TapNb是反相或者是互补的关系。由图知时钟信号Tap1，Tap2…TapN之间每一级的时间间隔为一个反相器的延迟时间，同理可以得到时钟信号Tap1b，Tap2b…TapNb之间每一级的时间间隔也是一个反相器的延迟时间。因此，该互补的数字延迟线能够提供的相位精度是一个反相器的延迟时间，比前面图1的延迟线的精度提高了一倍，可以极大的满足实际的高速应用要求。
除了能提供高的相位精度，还能让延迟线在满足应用中最小频率时，可以尽可能的短。从图2的数字延迟线电路可得，由时钟信号Tap1，Tap2…TapN可以提供第一个180度相位，而另外一组与之互补的时钟信号Tap1b，Tap2b…TapNb则提供第二个180度相位。这样，每条延迟线就仅需要提供180度的相位延迟，因此延迟线的长度可以大大减少了。短的延迟线可以省芯片面积和功耗，还可以降低抖动的最大积累。
图3示出了本发明实施例提供的周期结束检测电路。为了便于说明仅示出了与本发明相关的部分。
该周期结束检测电路由一系列上升沿触发的同步触发的D触发器构成，电路输入是时钟信号Tap1，Tap2…TapN信号，当时钟上升沿信号到来时，将Tap1，Tap2…TapN信号输出，这样一周可以检测一次。
周期结束检测电路能判断出什么时候由时钟信号Tap1，Tap2…TapN切换到互补的时钟信号Tap1b，Tap2b…TapNb中，以确保能够提供完整的360度相位延迟。
周期结束检测电路是由一组D触发器构成，它们分别来测试时钟信号Tap1，Tap2…TapN，最后该检测电路产生一个温度计编码用来标明该延迟线第一个180度的状况。当该温度计编码发生第一次状态转变时，表明某个D触发器已经检测到其中的一个时钟信号tap的延迟相位已经超过180度了。此时，数字延迟锁相环***的控制逻辑部分根据该编码的状态，来决定切换到互补时钟信号Tap1b，Tap2b…TapNb中，以确保能够提供完整的360度相位延迟。该周期结束检测电路可以保证该互补延迟线能够在尽量短的情况下，提供足够的单调相位延迟范围。
在本发明实施例中，提出了一对互补的数字延迟线电路，它的两条延迟线通过锁存器单元来耦合。两个时钟信号经过两条互补的延迟线，产生一系列相位相邻的时钟信号是互补关系。该互补的数字延迟线能够提供的相位精度是一个反相器的延迟时间，比普通的延迟线的精度提高了一倍，可以极大的满足实际的高速应用要求。本发明实施例在输出端增加了一个周期结束检测电路，确保了互补数字延迟线电路具有高相位精度，宽输入频率范围，低功耗以及省面积的优点。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种数字延迟线电路，其特征在于，所述数字延迟线电路是由一对互补的数字延迟线电路组成，每条所述的数字延迟线电路都包含有一条延迟线，两条所述延迟线之间通过锁存器单元来耦合，每条所述延迟线由一系列的反相器连接而成，两条所述延迟线分别以两个互补信号作为输入时钟信号。
2.如权利要求1所述的数字延迟线电路，其特征在于，每个所述锁存器单元由首尾相连的两个反相器构成。
3.如权利要求1或2所述的数字延迟线电路，其特征在于，每个所述锁存器单元将一对互补信号的反相连接在一起。
4.如权利要求1所述的数字延迟线电路，其特征在于，所述数字延迟线电路还包括用来接收两条所述数字延迟线电路输出的相位相邻的时钟信号并进行测试的周期结束检测电路，所述周期结束检测电路是由一系列上升沿触发的同步触发的D触发器构成。
5.一种延迟锁相环电路，其特征在于，所述延迟锁相环电路包含数字延迟线电路，所述数字延迟线电路是由一对互补的数字延迟线电路组成，每条所述的数字延迟线电路都包含有一条延迟线，两条所述延迟线之间通过锁存器单元来耦合，每条所述延迟线由一系列的反相器连接而成，两条所述延迟线分别以两个互补信号作为输入时钟信号。
6.如权利要求5所述的延迟锁相环电路，其特征在于，每个所述锁存器单元由首尾相连的两个反相器构成。
7.如权利要求5所述的延迟锁相环电路，其特征在于，每个所述锁存器单元将一对互补信号的反相连接在一起。
8.如权利要求5所述的延迟锁相环电路，其特征在于，所述数字延迟线电路还包括用来接收两条所述数字延迟线电路输出的相位相邻的时钟信号并进行测试的周期结束检测电路，所述周期结束检测电路是由一系列上升沿触发的同 步触发的D触发器构成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010105415050A CN102468843A (zh) | 2010-11-11 | 2010-11-11 | 一种数字延迟线电路及延迟锁相环电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010105415050A CN102468843A (zh) | 2010-11-11 | 2010-11-11 | 一种数字延迟线电路及延迟锁相环电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN102468843A true CN102468843A (zh) | 2012-05-23 |
Family
ID=46072089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2010105415050A Pending CN102468843A (zh) | 2010-11-11 | 2010-11-11 | 一种数字延迟线电路及延迟锁相环电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102468843A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104280613A (zh) * | 2014-10-15 | 2015-01-14 | 成都振芯科技股份有限公司 | 一种片内信号间的相位检测与同步电路及其同步方法 |
| CN105071799A (zh) * | 2015-08-21 | 2015-11-18 | 东南大学 | 一种采用新型错误锁定检测电路的延迟锁相环 |
| CN109257040A (zh) * | 2018-02-27 | 2019-01-22 | 上海安路信息科技有限公司 | 一种延迟缓冲电路及非对称时钟网络 |
| WO2024031776A1 (zh) * | 2022-08-11 | 2024-02-15 | 长鑫存储技术有限公司 | 延迟锁相环、延迟锁定方法、时钟同步电路和存储器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6661265B2 (en) * | 2001-06-22 | 2003-12-09 | Infineon Technologies Ag | Delay locked loop for generating complementary clock signals |
| CN1741384A (zh) * | 2004-08-26 | 2006-03-01 | 恩益禧电子股份有限公司 | 时钟生成电路 |
| WO2009139509A1 (en) * | 2008-05-14 | 2009-11-19 | Snu Industry Foundation | Method of compensating jitters due to power supply variation and digitally controlled oscillator implemented thereof |
-
2010
- 2010-11-11 CN CN2010105415050A patent/CN102468843A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6661265B2 (en) * | 2001-06-22 | 2003-12-09 | Infineon Technologies Ag | Delay locked loop for generating complementary clock signals |
| CN1741384A (zh) * | 2004-08-26 | 2006-03-01 | 恩益禧电子股份有限公司 | 时钟生成电路 |
| WO2009139509A1 (en) * | 2008-05-14 | 2009-11-19 | Snu Industry Foundation | Method of compensating jitters due to power supply variation and digitally controlled oscillator implemented thereof |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104280613A (zh) * | 2014-10-15 | 2015-01-14 | 成都振芯科技股份有限公司 | 一种片内信号间的相位检测与同步电路及其同步方法 |
| CN104280613B (zh) * | 2014-10-15 | 2017-03-08 | 成都振芯科技股份有限公司 | 一种片内信号间的相位检测与同步电路及其同步方法 |
| CN105071799A (zh) * | 2015-08-21 | 2015-11-18 | 东南大学 | 一种采用新型错误锁定检测电路的延迟锁相环 |
| CN109257040A (zh) * | 2018-02-27 | 2019-01-22 | 上海安路信息科技有限公司 | 一种延迟缓冲电路及非对称时钟网络 |
| CN109257040B (zh) * | 2018-02-27 | 2020-12-29 | 上海安路信息科技有限公司 | 一种延迟缓冲电路及非对称时钟网络 |
| WO2024031776A1 (zh) * | 2022-08-11 | 2024-02-15 | 长鑫存储技术有限公司 | 延迟锁相环、延迟锁定方法、时钟同步电路和存储器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11139805B1 (en) | Bi-directional adaptive clocking circuit supporting a wide frequency range | |
| US8803554B2 (en) | Missing clock circuit switching clock from second to first clock | |
| US5623223A (en) | Glitchless clock switching circuit | |
| US20160363955A1 (en) | Clock gating with an asynchronous wrapper cell | |
| US8416900B2 (en) | Method and circuit for dynamically changing the frequency of clock signals | |
| CN101951260A (zh) | 一种数字延迟锁相环电路 | |
| US8860468B1 (en) | Clock multiplexer | |
| US8644439B2 (en) | Circuits and methods for signal transfer between different clock domains | |
| WO2017197946A1 (zh) | 一种基于pvtm的宽电压时钟拉伸电路 | |
| US8904252B2 (en) | Scan test circuit with scan clock | |
| CN102468843A (zh) | 一种数字延迟线电路及延迟锁相环电路 | |
| CN103812472B (zh) | 抗单粒子瞬态效应的触发器 | |
| US9372233B2 (en) | Scan test circuit with pulse generator for generating differential pulses to clock functional path | |
| KR20050099714A (ko) | 고집적 저전력 글리치리스 클럭 선택회로 및 이를구비하는 디지털 프로세싱 시스템 | |
| US10014849B2 (en) | Clock detectors and methods of detecting clocks | |
| US6801094B2 (en) | Phase comparator | |
| US7049864B2 (en) | Apparatus and method for high frequency state machine divider with low power consumption | |
| CN100376081C (zh) | 可共用计数器的延迟锁定回路及相关方法 | |
| CN100563104C (zh) | 门控时钟电路及相关方法 | |
| CN103391072B (zh) | 用来检测时脉抖动的检测电路 | |
| US10454457B1 (en) | Self-gating flip-flop | |
| KR100503682B1 (ko) | 원숏 신호 발생회로 | |
| Sudhakar et al. | Design and implementation of adaptive clock gating technique with double edge triggered flip flops | |
| CN209879362U (zh) | 一种不存在低电平交集的反向时钟发生电路 | |
| US20050189977A1 (en) | Double-edge-trigger flip-flop |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20120523 |