CN105023941A - 碳化硅半导体装置 - Google Patents

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Abstract

本发明提供能够使切换时产生的电场集中缓和的碳化硅半导体装置。碳化硅半导体装置具备：第一导电型的碳化硅半导体层；场绝缘膜，其形成于碳化硅半导体层的表面上；肖特基电极，其在碳化硅半导体层的表面上形成为比场绝缘膜靠内周侧，并且形成为攀升至场绝缘膜；表面电极，其将肖特基电极覆盖，越过肖特基电极的外周端而在场绝缘膜上延伸；以及第二导电型的终端阱区域，其在碳化硅半导体层内的上部形成为与肖特基电极的一部分相接，在碳化硅半导体层内比表面电极的外周端向外周侧延伸，表面电极的外周端存在于比终端阱区域的外周端向内侧大于或等于15μm处。

Description

碳化硅半导体装置
技术领域
本发明涉及碳化硅半导体装置。
背景技术
肖特基势垒二极管(SBD)是单极器件，因此，与通常的双极二极管相比，能够降低开关损耗，但是现有的以硅(Si)半导体为构成材料的SBD在实际应用时的耐压仅能达到小于或等于50V左右，因此，不适合于高电压的逆变器等用途。因此，通过取代硅而以碳化硅(SiC)作为SBD的构成材料，从而能够实现几kV左右的耐压，因此，近年来，由碳化硅构成的SBD(SiC-SBD)的开发得到关注。
已知在SiC-SBD中，为了实现耐压的提高，在N型的碳化硅半导体层内的所谓的终端区域中设置P型的保护环区域(终端阱区域)，从而利用由碳化硅半导体层和保护环区域之间的PN结形成的耗尽层，使施加反向电压时的电场缓和(例如专利文献1。)。
另一方面，有时会在设置于碳化硅半导体层的表面上的肖特基电极的外周端形成蚀刻残渣，如果形成蚀刻残渣，则有可能导致碳化硅半导体装置的故障。因此，已知如下方案，即，利用设置于肖特基电极上的表面电极将肖特基电极的外周端覆盖，由此使得在肖特基电极的外周端形成的蚀刻残渣不露出，因而抑制碳化硅半导体装置的故障(例如，参照专利文献2。)。
另外，已知如下方案，即，为了实现耐压的进一步提高，在终端阱区域内设置P型的杂质浓度更高的高浓度终端阱区域(例如，参照专利文献3)。
专利文献1：日本特开2005-286197号公报
专利文献2：日本特开2013-211503号公报
专利文献3：日本特开2008-251772号公报
然而，最新发现，即便是这种碳化硅半导体装置，在从导通电流流动的导通状态向施加反向电压的阻断状态转变的切换时，也有可能在表面电极的外周端产生电场集中，引起耐压故障。推测认为这种切换时在表面电极的外周端所产生的电场集中是根据以下所示的原理产生的。
在从导通状态向施加反向电压的阻断状态转变时，施加于碳化硅半导体装置的电压上升并发生变动，因此，产生对在终端阱区域和碳化硅半导体层之间的PN结部形成的耗尽层电容进行充电的位移电流。位移电流从终端阱区域内向肖特基电极侧流动，但是，由于终端阱区域具有固有的电阻值，因此，因位移电流流动而在终端阱区域内产生电压降。于是，在终端阱区域内的电位和肖特基电极之间产生电位差，因此，产生电场，在肖特基电极的外周端产生电场集中。
这种切换时产生的电场由位移电流的大小和终端阱区域内的电阻值这两个值决定，但是，由于SiC-SBD是单极器件，因此，与相同耐压的硅二极管相比，能够以高速进行切换。因此，切换时的电压变动增大，位移电流的值也增大。并且，碳化硅半导体的受主的能级和价带的能级之差较大，因此，终端阱区域内的电阻值比现有的硅半导体高。因此，在SiC-SBD中，位移电流的值以及终端阱区域内的电阻值均较大，由此引起切换时产生的电场格外地变大，因此，在现有的SiC-SBD中，有可能因切换时的电场集中而产生元件故障。
发明内容
本发明是为了解决如上所述的问题而提出的，其目的在于提供一种碳化硅半导体装置，其能够使切换时产生的电场集中缓和。
本发明所涉及的碳化硅半导体装置具备：第一导电型的碳化硅半导体层；场绝缘膜，其形成于碳化硅半导体层的表面上；肖特基电极，其在碳化硅半导体层的表面上形成为比场绝缘膜靠内周侧，并且该肖特基电极形成为攀升至场绝缘膜；表面电极，其将肖特基电极覆盖，越过肖特基电极的外周端而在场绝缘膜上延伸；第二导电型的终端阱区域，其在碳化硅半导体层内的上部形成为与肖特基电极的一部分相接，在碳化硅半导体层内比表面电极的外周端向外周侧延伸；以及第二导电型的高浓度终端阱区域，其形成于终端阱区域内，第二导电型的杂质浓度高于终端阱区域，表面电极的外周端存在于比终端阱区域的外周端向内侧大于或等于15μm处。
发明的效果
根据本发明所涉及的碳化硅半导体装置，使表面电极的外周端存在于比终端阱区域的外周端向内侧大于或等于15μm处，由此能够确保电位最高的终端阱区域的外周端和表面电极的外周端之间的距离，使在终端阱区域和表面电极的外周端之间存在的等电位面的密度缓和，使因切换时的位移电流而产生的表面电极的外周端处的电场缓和。
附图说明
图1是示意性地表示实施方式1所涉及的碳化硅半导体装置的结构的俯视图以及剖面图。
图2是表示实施方式1所涉及的碳化硅半导体装置的制造方法的剖面图。
图3是表示实施方式1所涉及的碳化硅半导体装置的制造方法的剖面图。
图4是示意性地表示实施方式1所涉及的碳化硅半导体装置的结构的剖面图。
图5是示意性地表示实施方式1所涉及的碳化硅半导体装置的对比例的结构的剖面图。
图6是表示实施方式1所涉及的碳化硅半导体装置的模拟结果的图。
图7是表示实施方式1所涉及的碳化硅半导体装置的模拟结果的图。
图8是表示实施方式1所涉及的碳化硅半导体装置的模拟模型的剖面图。
图9是表示实施方式1所涉及的碳化硅半导体装置的模拟结果的图。
图10是表示实施方式1所涉及的碳化硅半导体装置的模拟模型的剖面图。
图11是表示实施方式1所涉及的碳化硅半导体装置的模拟结果的图。
图12是示意性地表示实施方式1所涉及的碳化硅半导体装置的变形例的结构的剖面图。
图13是示意性地表示实施方式1所涉及的碳化硅半导体装置的变形例的结构的剖面图。
图14是示意性地表示实施方式1所涉及的碳化硅半导体装置的变形例的结构的剖面图。
标号的说明
1碳化硅衬底、1a衬底层、1b碳化硅半导体层、2终端阱区域、2a高浓度终端阱区域、3场绝缘膜、4肖特基电极、4a蚀刻残渣、5表面电极、6表面保护膜、7背面电极、8金属膜、9抗蚀膜、10FLR区域、11活性阱区域、11a高浓度活性阱区域、100碳化硅半导体装置。
具体实施方式
在本说明书中，各区域的“每单位面积的杂质量[cm﹣2]”表示通过在深度方向上对各区域的杂质浓度进行积分而计算出的值。另外，在各区域的杂质浓度具有浓度分布曲线的情况下，各区域的“杂质浓度[cm﹣3]”表示各区域的杂质浓度的峰值，在各区域的杂质浓度具有浓度分布曲线的情况下，各区域的“厚度”是指直至杂质浓度达到该区域内的杂质浓度的峰值的1/10的值以上的区域为止的厚度。其中，在计算各区域的“每单位面积的杂质量[cm﹣2]”时所说的“杂质浓度”，并非杂质浓度的峰值，而是指实际的杂质浓度。
另外，在本说明书中，在称为“～上”的情况下，并不妨碍存在其他物质夹在构成要素之间。例如，在记作“设置于A上的B”的情况下，既包含在A和B之间设置有其他构成要素C的情况，又包含未设置其他构成要素C的情况。
实施方式1.
首先，对本发明的实施方式1所涉及的碳化硅半导体装置100的结构进行说明。以下，例示出将第一导电型设为N型、且将第二导电型设为P型的N型SiC-SBD(Silicon Carbide Schottky BarrierDiode)并进行说明，但也可以是将第一导电型设为P型、且将第二导电型设为N型的P型SiC-SBD。
图1是表示实施方式1所涉及的碳化硅半导体装置100的结构的俯视图以及剖面图。此外，在图1(b)中，针对形成于碳化硅半导体装置100的碳化硅半导体层1b上的电极、绝缘膜等，省略图示。另外，图1(a)是与图1(b)的A-A剖面图相当的图，在图1(a)中，还对在碳化硅半导体层1b上形成的电极、绝缘膜等进行了图示。
在图1(a)中，碳化硅半导体装置100是具备碳化硅衬底1、场绝缘膜3、肖特基电极4、表面电极5、表面保护膜6、背面电极7的肖特基势垒二极管(SBD：Schottky Barrier Diode)。碳化硅衬底1由衬底层1a和N﹣型的碳化硅半导体层1b(漂移层)构成，其中，衬底层1a由N﹢型的碳化硅构成，N﹣型的碳化硅半导体层1b在衬底层1a上形成。在碳化硅半导体层1b内上部的所谓的终端区域形成有P型的终端阱区域2，在终端阱区域2内形成有P﹢型的高浓度终端阱区域2a。更详细而言，优选将高浓度终端阱区域2a设置为存在于终端阱区域2的内部，且不到达终端阱区域2和碳化硅半导体层1b之间的PN结部。
作为N型的杂质能够采用氮(N)、磷(P)，作为P型的杂质能够采用铝(Al)、硼(B)，在本实施方式中，将N型的杂质设为氮，将P型的杂质设为铝。碳化硅半导体层1b的N型的杂质浓度比衬底层1a的N型的杂质浓度低，根据碳化硅半导体装置100的设计耐压而设定碳化硅半导体层1b的N型的杂质浓度和厚度。终端阱区域2的每单位面积的P型的杂质量优选设为1.0×1013/cm2～1.0×1014/cm2，更优选设为2.0×1013/cm2～5.0×1013/cm2，在本实施方式中，设为2.0×1013/cm2。高浓度终端阱区域2a的每单位面积的P型的杂质量比终端阱区域2的每单位面积的P型杂质量大，且优选设为大于或等于2.0×1014/cm2，在本实施方式中为4.0×1014/cm2。
另外，如图1(b)所示，在俯视方向上，终端阱区域2以及高浓度终端阱区域2a形成为环状的形状。并且，如图1(b)所示，终端阱区域2形成在碳化硅半导体层1b内的一部分，高浓度终端阱区域2a形成在终端阱区域2内的一部分。
返回到图1(a)，在碳化硅半导体层1b的表面上，形成有场绝缘膜3、肖特基电极4。肖特基电极4在碳化硅半导体层1b的表面上的中央部形成，与碳化硅半导体层1b进行肖特基接合。场绝缘膜3在碳化硅半导体层1b的表面上形成于比肖特基电极4靠外周侧的所谓的终端区域上，并将肖特基电极4与碳化硅半导体层1b进行肖特基接合的部分包围。肖特基电极4的一部分位于终端阱区域2以及高浓度终端阱区域2a上，并与各区域接触。另外，肖特基电极4形成为攀升至场绝缘膜3，肖特基电极4的外周端位于场绝缘膜3上。
另外，能够将氧化硅(SiO2)、氮化硅(SiN)用于场绝缘膜3，场绝缘膜3的厚度能够设为例如0.5μm～1.5μm。在本实施方式中，将厚度为1.0μm的SiO2膜用作场绝缘膜3。肖特基电极4只要是与碳化硅半导体进行肖特基接合的金属即可，能够使用钛、钼、镍、金等，能够将肖特基电极4的厚度设为例如100nm～300nm。在本实施方式中，将厚度为200nm的钛膜用作肖特基电极4。
在肖特基电极4上形成有表面电极5。表面电极5将肖特基电极4的外周端覆盖。即，表面电极5的外周端越过肖特基电极4的外周端而位于场绝缘膜3上。表面电极5能够使用包含铝、铜、钼、镍的某一种在内的金属、Al-Si之类的铝合金等，能够将表面电极5的厚度设为例如3.0μm～6.0μm。在本实施方式中，将厚度为4.8μm的铝层用作表面电极5。
并且，优选表面电极5的外周端位于终端阱区域2上，表面电极5的外周端相对于终端阱区域2的外周端存在于向内侧大于或等于15μm处。另外，优选表面电极5的外周端位于高浓度终端阱区域2a上，表面电极5的外周端相对于高浓度终端阱区域2a的外周端存在于向内侧大于或等于2μm处。
在场绝缘膜3以及表面电极5上形成有表面保护膜6。表面保护膜6形成为将表面电极5的外周端覆盖，为了进行与外部端子的连接，在表面电极5的中央部上具有开口。另外，为了使来自外部环境的应力缓和，表面保护膜6优选为有机树脂膜，在本实施方式中，将聚酰亚胺用作表面保护膜6。
在碳化硅衬底1(衬底层1a)的背面侧形成有背面电极7。背面电极7和衬底层1a进行欧姆接合。因此，可以将能够与作为衬底层1a的碳化硅进行欧姆接合的镍、铝、钼等金属用于背面电极7，在本实施方式中使用镍。
下面，对碳化硅半导体装置100的制造方法进行说明。图2及图3是表示碳化硅半导体装置100的制造方法中的各工序的剖面图。
在图2(a)中，准备由N﹢型的衬底层1a、以及在衬底层1a的上表面外延结晶生长的N﹣型的碳化硅半导体层1b构成的碳化硅衬底1。并且，利用公知的方法、例如照相制版技术，以规定的形状对抗蚀膜(未图示)进行图案化。然后，从抗蚀膜上选择性地对P型的杂质进行离子注入，由此在碳化硅半导体层1b内的上部形成P型的终端阱区域2(保护环区域)。并且，利用同样的方法，在终端阱区域2内形成P型的高浓度终端阱区域2a。
这里，对P型的杂质区域例如作为杂质离子而注入铝离子或者硼离子，在离子注入以后，在大于或等于1500℃的高温下进行退火，由此使杂质离子电活性化，形成规定导电型的区域。此外，如上所述，终端阱区域2的每单位面积的P型的杂质量优选设为1.0×1013/cm2～1.0×1014/cm2，在本实施方式中，设为2.0×1013/cm2，高浓度终端阱区域2a的每单位面积的P型的杂质量优选设为2.0×1014/cm2～1.0×1015/cm2，在本实施方式中，设为4.0×1014/cm2。另外，在形成P型杂质量较大的高浓度终端阱区域2a时等，在有可能因离子注入而导致在碳化硅半导体层1b内产生的缺陷增大的情况下，优选将离子注入时的注入温度设为大于或等于150℃的温度条件。
另外，关于P型杂质的离子注入，例如将注入能量设为100keV～700keV。在这种情况下，如果将上述各区域的每单位面积的杂质量[cm﹣2]换算为杂质浓度[cm﹣3]，则终端阱区域2的杂质浓度为1.0×1017/cm3～1.0×1019/cm3，高浓度终端阱区域2a的杂质浓度为8.0×1017/cm3～2.0×1020/cm3。
接着，在图2(b)中，例如通过CVD法在碳化硅半导体层1b的表面上堆积厚度为1.0μm的硅氧化膜，然后，通过照相制版和蚀刻将中央部的硅氧化膜去除，形成具有开口部的场绝缘膜3。场绝缘膜3的开口端形成为位于终端阱区域2上，更优选位于高浓度终端阱区域2a上。由此，通过后述的工序形成的肖特基电极4与终端阱区域2以及高浓度终端阱区域2a接触，能够降低肖特基电极4的接触电阻。
接下来，在图2(c)中，在碳化硅衬底1的衬底层1a的背面侧形成背面电极7。此外，背面电极7的形成也可以在以下说明的碳化硅衬底1的表面侧的工序全部完毕以后进行。
接下来，在图3(a)中，利用溅射法，在形成有场绝缘膜3的碳化硅半导体层1b的整个表面上，对成为肖特基电极4的金属膜8进行成膜。在本实施方式中，将成膜的金属膜8设为厚度为200nm的钛膜。并且，利用照相制版技术对规定的图案形状的抗蚀膜9进行成膜。然后，在图3(b)中，将抗蚀膜9作为掩模而对金属膜8进行蚀刻，形成期望形状的肖特基电极4(图3b)。在金属膜8的蚀刻中，能够利用干蚀刻法、湿蚀刻法，但是为了减轻对芯片的损伤，优选使用湿蚀刻法，例如将氢氟酸(HF)用作蚀刻液。此外，由于金属材料和蚀刻液的关系等，厚度较薄的肖特基电极4的端部容易变为尖锐的形状，在图3中，将在肖特基电极4的端部形成的尖锐的部分称为蚀刻残渣4a。
接着，在图3(c)中，以将肖特基电极4覆盖的方式，即，以将蚀刻残渣4a覆盖的方式在场绝缘膜3以及肖特基电极4上形成表面电极5。与肖特基电极4的形成相同，表面电极5的形成能够通过在整个面对规定的金属膜进行成膜以后进行蚀刻而进行，金属膜的蚀刻例如通过使用磷酸类的蚀刻液的湿蚀刻而进行。然后，以将表面电极5覆盖的方式形成表面保护膜6，由此完成本实施方式所涉及的碳化硅半导体装置100。
下面，对本实施方式所涉及的碳化硅半导体装置100的动作进行说明。在本实施方式所涉及的碳化硅半导体装置中，如果相对于表面电极5将负的电压施加于背面电极7，则电流从表面电极5向背面电极7流动，碳化硅半导体装置100形成为导通状态(ON状态)。另一方面，如果相对于表面电极5将正的电压施加于背面电极7，则通过肖特基电极4和碳化硅半导体层1b之间的肖特基结以及终端阱区域2和碳化硅半导体层1b之间的PN结而阻断电流，碳化硅半导体装置100形成为阻断状态(OFF状态)。
以下，对本实施方式所涉及的碳化硅半导体装置100的作用、效果进行说明。
与本实施方式不同，在不设置场绝缘膜3，肖特基电极4的整个面形成于碳化硅半导体层1b上的情况下，在肖特基电极4和碳化硅半导体层1b的接合面的端部周围，等电位面的曲率增大，在肖特基电极4的外周端周围产生电场集中。因此，如本实施方式所示，形成为使得肖特基电极4攀升至场绝缘膜3的结构，由此能够使肖特基电极4的外周端的电场集中缓和。并且，在设置有场绝缘膜3的情况下，通过形成为使肖特基电极4攀升至场绝缘膜3上，从而能够扩大肖特基电极4的外周端和场绝缘膜3的开口端之间的定位的余量，因此能够使制造工艺简化。
另外，在肖特基电极4的外周端形成蚀刻残渣4a，在蚀刻残渣4a的周围产生电场集中，有可能成为问题。在对肖特基电极4或者表面电极5的任意一方进行蚀刻的情况下均能够产生蚀刻残渣，在干蚀刻或者湿蚀刻的任意一种情况下均能够产生蚀刻残渣，但根据金属膜的材料和蚀刻液的关系、金属膜的厚度，在形成肖特基电极4时特别容易产生蚀刻残渣。并且，根据蚀刻残渣4a的形状等，碳化硅半导体装置的可靠性有可能因在肖特基电极4的外周端部产生的电场集中而下降。
在本实施方式中，由于以将肖特基电极4的外周端覆盖的方式形成表面电极5，因此，在肖特基电极4的外周端形成的蚀刻残渣4a不露出。因此，即使在肖特基电极4产生蚀刻残渣4a，肖特基电极4的端部的电场也不可能成为问题。另一方面，通过利用表面电极5将肖特基电极4的端部(蚀刻残渣4a)覆盖，从而表面电极5的外周端取代肖特基电极4的蚀刻残渣4a部而成为电场集中点，但是，与肖特基电极4相比，表面电极5难以形成蚀刻残渣，即使形成蚀刻残渣，也并未形成为肖特基电极4那样尖锐的形状，因此能够使电极端部的电场集中缓和。
并且，如本实施方式所示，在利用表面电极5将肖特基电极4覆盖的情况下，表面电极5的外周端比以往更向外周侧伸出，但需要考虑到以下观点，对表面电极5的外周端的位置进行调整。
在碳化硅半导体层1b的终端区域形成的终端阱区域2，与碳化硅半导体层1b形成PN结，在该PN结的周围形成被称为耗尽层的双电层。耗尽层具有被称为耗尽层电容的静电电容，因此如果施加于碳化硅半导体层1b和终端阱区域2之间的PN结间的电压变动，则耗尽层电容被充电放电。因此，由于在碳化硅半导体装置100的切换时，施加于碳化硅半导体层1b和终端阱区域2之间的PN结间的电压变动，所以，产生对耗尽层电容进行充电放电的位移电流。
位移电流从表面电极5向终端阱区域2侧的PN结部分流动，或者从背面电极7向碳化硅半导体层1b侧的PN结部分流动，如果产生位移电流，则因位移电流流动的电流路径上的固有的电阻值而产生电压降。例如，在从表面电极5朝向终端阱区域2侧的PN结部分，如图4所示，位移电流从终端阱区域2的外周端朝向肖特基电极4以及表面电极5在终端阱区域2内流动，在终端阱区域2内产生电压降。其结果，终端阱区域2内的电位相对于表面电极5的电位上升(或者减小)，在表面电极5和终端阱区域2之间产生高电场。
这里，对由位移电流引起的电压降进行研究。由位移电流引起的电压降由位移电流的值和位移电流路径的电阻值决定。并且，位移电流的值由下述式(1)确定。此外，在式(1)中，I表示位移电流的值，Cd表示耗尽层电容，dV/dt表示施加于PN结的电压的时间变动量。
[算式1]
I＝Cd*dV/dt···(1)
如式(1)中所示，位移电流值I由PN结的耗尽层电容Cd和施加于PN结的电压的时间变动量dV/dt决定。并且，PN结的耗尽层电容由P型杂质的浓度或者N型杂质的浓度决定，但因为与硅相比，碳化硅的绝缘破坏强度高，因此，与硅半导体层相比，在碳化硅半导体层中能够注入高浓度的杂质，从而与硅半导体装置相比，碳化硅半导体装置中的杂质浓度通常较高，其结果，PN结的耗尽层电容也升高。
并且，如果以相同耐压等级的半导体装置进行比较，则期待将原本由硅构成的双极器件替换为由碳化硅构成的单极器件，例如，期待取代Si-PN二极管而利用本实施方式这样的SiC-SBD。于是，作为单极器件的SiC-SBD与作为双极器件的Si-PN二极管相比，切换速度高，因此，电压变动量dV/dt也升高。因此，如果与相同耐压的硅半导体装置相比，则可以预想在碳化硅半导体装置中位移电流的值提高几十倍左右。
另一方面，可知位移电流路径的电阻值中电阻更高的P型终端阱区域2内的电阻值(薄层电阻)在碳化硅半导体的情况下比硅半导体的大。这是因为，如表1所示，在包括碳化硅半导体在内的所谓的宽带隙半导体中，受主的能级较深，因此受主的能级和价带的能级的差增大，受主的离子化率较低。其结果，在碳化硅半导体层中，在设为等同的杂质浓度的情况下，与硅相比，有时薄层电阻值也提高几十倍左右。
[表1]
半导体 Si SiC GaN 金刚石
受主 B Al Mg B
能级 45meV 210meV 160meV 360meV
如上所述，在SiC-SBD中，与现有的硅半导体装置相比，位移电流量以及位移电流路径上的电阻值这两个值均增大，因此，有时因位移电流而产生的电场增大几百倍左右。并且，由于因位移电流而产生的电场，切换时在表面电极5的外周端产生电场集中，有可能产生表面电极5的外周端周围的绝缘膜(场绝缘膜3或者表面保护膜6)的绝缘破坏等元件故障。因此，最新发现，在SiC-SBD中，不仅需要使阻断状态(OFF状态)下的电场缓和，还需要使因切换时产生的位移电流而产生的电场缓和。
如图4所示，切换时(截止时)流动的位移电流从终端阱区域2的外周端朝向内周侧流动，向肖特基电极4以及表面电极5流动，因此，终端阱区域2的外周端成为电位最高的部分。并且，在表面电极5的外周端和终端阱区域2的外周端之间，根据由位移电流引起的电压降而产生电场，因此如果表面电极5的外周端接近终端阱区域2的外周端，则表面电极5的外周端和终端阱区域2的外周端之间的等电位线的密度升高，角部即表面电极5的外周端周围的电场增大。
因此，需要充分确保表面电极5的外周端和终端阱区域2的外周端之间的距离，但如图5(a)所示，如果将表面电极5的外周端设置为比终端阱区域2的外周端靠外周侧，则在静态的断开状态下将高电压施加于背面电极7时，有可能在表面电极5的外周端产生电场集中。这是因为，利用终端阱区域2和碳化硅半导体层1b之间的耗尽层保持断开状态下的高电压，但如果表面电极5的外周端与终端阱区域2相比向外周侧伸出，则如图5(a)中虚线所示，等电位线绕至表面电极5的外周端，在角部即表面电极5的外周端产生电场集中。
另一方面，如图5(b)所示，如果表面电极5的外周端存在于终端阱区域2上，则利用来自终端阱区域2以及高浓度终端阱区域2a的耗尽层保持在静态的断开状态下所施加的高电压，因此，如图5(b)中虚线所示，能够抑制等电位线绕至表面电极5的外周端。因此，通过表面电极5的外周端位于终端阱区域2上，从而能够抑制静态的断开状态下在表面电极5的外周端产生电场集中。此外，图5(a)以及图5(b)中的虚线，简略地图示出静态的断开状态下将高电压施加于背面电极7时的等电位线中的、特别是等电位线的分布密集的部分的等电位线。
考虑到以上情况，为了使动态的切换时表面电极5的外周端处的电场集中和静态的断开状态下表面电极5的外周端处的电场集中两者缓和，需要在终端阱区域2上确保表面电极5的外周端和终端阱区域2的外周端之间的距离。
图6及图7是在对表面电极5的外周端与终端阱区域2的外周端或者高浓度终端阱区域2a的外周端之间的距离进行了变更时，对表面电极5的外周端处的切换时的电场强度进行模拟的结果。在图6中，纵轴表示表面电极5的外周端的电场强度，横轴表示表面电极5的外周端和终端阱区域2的外周端之间的距离E，在图7中，纵轴表示表面电极5的外周端的电场强度，横轴表示表面电极5的外周端和高浓度终端阱区域2a的外周端之间的距离D。另外，在这两幅图中，菱形符号是dV/dt的值为20kV/μs的情况下的模拟结果，方形符号是dV/dt的值为30kV/μs的情况下的模拟结果，三角形符号是dV/dt的值为40kV/μs的情况下的模拟结果，圆形符号是dV/dt的值为50kV/μs的情况下的模拟结果。
图8是表示用于计算图6以及图7的模拟结果的模拟模型的剖面图。在图8所示的模拟模型中，在各构成要素的配置、构造以及各构成要素的厚度、浓度中，除了表面电极5的外周端的位置以外，设为与上述的本实施方式相同。在图6的模拟中，将终端阱区域2的外周端和高浓度终端阱区域2a之间的距离固定为15μm，对表面电极5的外周端和终端阱区域2的外周端之间的距离E进行变更，在图7的模拟中，在将表面电极5的外周端和终端阱区域2的外周端之间的距离E固定为13μm的基础上，对表面电极5的外周端和高浓度终端阱区域2a的外周端之间的距离D进行变更。
此外，在图6至图8中，距离D以及距离E均为起始自基准点的以内周侧(图8中为左侧)为正方向的水平方向上的距离，距离D以高浓度终端阱区域2a的外周端为基准点而示出至表面电极5的外周端的距离，距离E以终端阱区域2的外周端为基准点而示出至表面电极5的外周端的距离。另外，在表面电极5的外周端、终端阱区域2的外周端、以及高浓度终端阱区域2a的外周端的端面分别倾斜的情况下，对于表面电极5的外周端以外周下端为基准，对于终端阱区域2以及高浓度终端阱区域2a以外周上端为基准，计算距离D及距离E。
另外，该模拟中的表面电极5的外周端处的电场强度表示表面电极5的外周端的下端处的电场强度，但现实中表面电极5的外周端下端成为奇点，因此，对图8所示的点B处的电场强度进行计算，具体而言，对与表面电极5的外周下端相比在X方向上靠外周侧10nm的点处的电场强度进行计算(在以下说明的其他模拟结果中也一样。)。此外，不言而喻，图8所示的模拟模型与图1(a)所示的碳化硅半导体装置100的右半部分对应。
如图6所示，随着增大表面电极5的外周端和终端阱区域2的外周端之间的距离E，能够使切换时的电场强度缓和。特别是通过将距离E设为大于或等于15μm，从而能够充分获得电场缓和效果，若大于或等于15μm则电场缓和效果逐渐饱和。这样，充分确保因切换时产生的位移电流而产生的电压降最大的终端阱区域2的外周端和处于基准电位的表面电极5的外周端之间的距离，由此终端阱区域2的外周端和表面电极5的外周端之间的等电位线的密度缓和，因此，能够使表面电极5的外周端的电场缓和。可以认为图6所示的模拟结果是由这种原因引起的。另外，可知电场强度随着切换时的电压变动量dV/dt增大而升高，在期待与现有的硅半导体装置相比以高速进行动作的碳化硅半导体装置中，特别是切换时的电场强度成为问题。
在这种结果的基础上，在本实施方式中，将表面电极5的外周端设置在相对于终端阱区域2的外周端靠内侧大于或等于15μm处，由此使因切换时的位移电流而产生的电场缓和。
并且，如图7所示，随着表面电极5的外周端和高浓度终端阱区域2a的外周端之间的距离D增大，能够降低切换时的电场强度。特别是通过将距离D设为大于或等于2μm，从而能够充分获得电场缓和效果，若大于或等于2μm则电场缓和效果逐渐饱和。另外，和图6的结果相同，电场强度随着电压变动量dV/dt增大而升高。可以认为，图7所示的模拟结果是由以下所述的原因引起的。
与终端阱区域2相比，高浓度终端阱区域2a的薄层电阻降低，因此，在高浓度终端阱区域2a内因位移电流而产生的电压降降低。并且，表面电极5的外周端位于高浓度终端阱区域2a上，从而使得表面电极5的外周端的电场缓和，但是，由于在表面电极5的外周端位于高浓度终端阱区域2a和终端阱区域2的边界附近上的情况下，受到来自电位较高的终端阱区域2侧的电场的影响，因此，无法获得充分的电场缓和效果。因此，将表面电极5的外周端设置于在电位较低的高浓度终端阱区域2a上向内周侧大于或等于规定距离处，具体而言，设置于向内侧大于或等于2μm处，由此能够更加有效地使表面电极5的外周端的电场缓和。
在这种结果的基础上，在本实施方式中，将表面电极5的外周端设置于相对于高浓度终端阱区域2a的外周端向内侧大于或等于2μm处，从而使因切换时的位移电流而产生的电场缓和。另外，如本实施方式所示，肖特基电极4和高浓度终端阱区域2a直接接触，从而能够使位移电流路径的接触电阻降低，因此能够使切换时产生的电场更进一步缓和。
此外，在图6及图7中并未进行图示，但是，在静态的断开状态(dV/dt＝0)下，由于位移电流并未流动，施加于正极电极以及负极电极的电压由终端阱区域2和碳化硅半导体层1b的耗尽层保持，因此只要至少使得表面电极5的外周端存在于终端阱区域2上，则无论表面电极5的外周端的位置如何，施加于表面电极5的外周端的电场都达到几104[V/cm]数量级左右，不会成为问题。然而，如上所述，在切换时，有时施加于表面电极5的外周端的电场超过几105[V/cm]数量级，因此，需要调整表面电极5的外周端的位置。
在此，为了使因切换时的位移电流而产生的电场缓和，能够想到提高终端阱区域2整体的P型杂质浓度，并降低终端阱区域2内的薄层电阻。然而，如果不断提高终端阱区域2的P型杂质浓度，则静态的断开状态下碳化硅半导体层1b内的电场增大，雪崩击穿电压有可能降低。此外，雪崩击穿电压是指，在逐渐增大施加于碳化硅半导体装置的电压时，在碳化硅半导体层中产生雪崩击穿的时刻的施加电压。
图9是表示终端阱区域2的每单位面积的P型杂质量[cm﹣2]和雪崩击穿电压的关系的模拟结果，图10是为了获得图9的模拟结果而使用的模拟模型的剖面图。在图10所示的模拟模型中，与本实施方式所涉及的碳化硅半导体装置100相比，不同点在于不设置高浓度终端阱区域2a、以及设置有FLR(Field Limiting Ring)区域10，其他结构相同，按照3.3kV的耐压设计对碳化硅半导体层1b的厚度和杂质浓度进行设计。
如图9所示，随着终端阱区域2的每单位面积的P型杂质量增大，雪崩击穿电压会降低。这是因为，静态的断开状态下的碳化硅半导体层1b内的终端阱区域2的端部的电场与P型杂质量的增加一起增大。因此，如果以使因切换时的位移电流引起的电场缓和为目的而使终端阱区域2的P型杂质量过度增加，则碳化硅半导体层1b的雪崩击穿电压降低，因此，元件耐压有可能降低。也就是说，由静态的断开状态下的电场决定的耐压(静态耐压)和由动态的切换时的电场决定的耐压(动态耐压)处于折衷关系。
因此，在本实施方式中，将终端阱区域2整体的P型杂质量设为1.0×1013/cm2～1×1014/cm2(更优选为2.0×1013/cm2～5×1013/cm2)，仅在终端阱区域2内的一部分设置高浓度终端阱区域2a，由此抑制雪崩击穿电压的降低，且实现因切换时的位移电流而产生的电场缓和。并且，如上所述，将表面电极5的外周端的位置设置于相对于高浓度终端阱区域2a的外周端向内侧大于或等于2μm处，且相对于终端阱区域2的外周端位于向内侧大于或等于15μm处，从而不会导致雪崩击穿电压的降低，使因切换时的位移电流而产生的电场更进一步缓和。
另一方面，图11是表示高浓度终端阱区域2a的每单位面积的P型杂质量和切换时的表面电极5的外周端处的电场强度的关系的模拟结果。图11的模拟结果使用了图8所示的模拟模型，将表面电极5的外周端和终端阱区域2的外周端之间的距离固定为13μm，将高浓度阱区域2a的外周端和终端阱区域2的外周端之间的距离固定为15μm。另外，在图11中，菱形符号是dV/dt的值为20kV/μs的情况下的模拟结果，方形符号是dV/dt的值为30kV/μs的情况下的模拟结果，三角形符号是dV/dt的值为40kV/μs的情况下的模拟结果，圆形符号是dV/dt的值为50kV/μs的情况下的模拟结果。此外，图11中由点划线表示的纵线，示出P型杂质量为2.0×1014/cm2的位置。
如图11所示，随着高浓度终端阱区域2a的P型杂质量增加，使切换时的电场强度缓和，如果超过2.0×1014/cm2，则电场缓和效果逐渐饱和。因此，优选将高浓度终端阱区域2a的P型杂质量设为大于或等于2.0×1014/cm2。另一方面，尽管是在局部设置有高浓度终端阱区域2a，但是如果高浓度终端阱区域2a的P型杂质量过度增大，则如上所述，雪崩击穿电压有可能降低，因此，优选将高浓度终端阱区域2a的P型杂质量设为小于或等于1.0×1015/cm2。即，如本实施方式所示将高浓度终端阱区域2a的P型杂质量设为2.0×1014/cm2～1×1015/cm2，从而能够使因切换时的位移电流而产生的电场缓和。
如上所述，在本实施方式中，除了高浓度终端阱区域2a以外，将终端阱区域2设为恒定的杂质量，但也可以采用称为JTE(JunctionTermination Extension)区域的、杂质浓度随着朝向碳化硅半导体层1b的外周侧而降低的结构。例如，在本实施方式所涉及的碳化硅半导体装置100中，只要与终端阱区域2相比在外周侧设置与终端阱区域2相接、且P型杂质量比终端阱区域2低的低浓度终端阱区域即可。
另外，在本实施方式中，例示出了由碳化硅半导体构成的SBD，但是也可以设为图12所示那样的、所谓的JBS(Junction BarrierSchottky diode)、MPS(Merged PiN Schottky diode)的结构。即，也可以构成为，在碳化硅半导体层1b的活性区域内，具备多个与肖特基电极4欧姆接触的P型的活性阱区域11、以及设置于活性阱区域11内的P型的高浓度活性阱区域11a，肖特基电极4与碳化硅半导体层1b进行肖特基接触的区域以及欧姆接触的区域两者混合存在。此外，也可以在JBS构造、MPS构造中，将高浓度活性阱区域11a省略。
另外，在本实施方式中，设置了终端阱区域2和高浓度终端阱区域2a，但是，如图13所示，也可以在比终端阱区域2靠外周侧的碳化硅半导体层1b内设置分离的多个FLR区域10。FLR区域10是P型的杂质区域，例如设为和终端阱区域2相同的P型杂质量。另外，在俯视观察时，和终端阱区域2相同，FLR区域10形成为环状的形状(未图示)。
另外，通过形成为本实施方式这样的结构，从而能够使表面电极5的外周端特别是外周下端处的电场缓和，但是，在这种情况下，为了使表面电极5的外周上端处的电场缓和，也可以使表面电极5的外周端的形状形成为锥形形状。图14中例示出使本实施方式所涉及的碳化硅半导体装置100的外周端变形为锥形形状的情况。
在图14中，在表面电极5的外周端设置有锥形部5a。在如本实施方式这样在终端阱区域2内设置有高浓度终端阱区域2a的情况下，能够有效地使表面电极5的外周下端的电场缓和。因此，通过实现表面电极5的外周上端周围的电场的缓和，从而期待使施加于场绝缘膜3、表面保护膜6的电场更进一步缓和，提高碳化硅半导体装置的可靠性。因此，如图14所示，通过在表面电极5的外周端设置锥形部，从而能够使表面电极5的外周上端的周围的等电位面的曲率缓和，使外周上端的电场缓和。
此外，由锥形部5a限定的锥形形状是指，表面电极5的外周端的上端位置相对于下端位置向内周侧后退的形状。外周上端的后退量相对于表面电极5的厚度优选设为40％～100％。另外，在图14中，示出锥形部5a的端面平坦的情况，但由于目的在于使成为电场集中点之一的外周上端的电场缓和，因此，锥形部5a的端面无需形成为严格地平坦的形状，只要是诸如表面电极5的外周上端相对于外周下端向内周侧后退的形状即可。
另外，不言而喻，能够在本发明的范围内对本实施方式所涉及的碳化硅半导体装置100、以及图12至图14所示的本实施方式所涉及的碳化硅半导体装置的变形例进行适当的组合。例如，能够将图13所示的FLR区域10与图12所示的JBS构造组合，本发明的范围内当然也包含其他组合。

Claims (10)

1.一种碳化硅半导体装置，其特征在于，具备：
第一导电型的碳化硅半导体层；
场绝缘膜，其形成于所述碳化硅半导体层的表面上；
肖特基电极，其在所述碳化硅半导体层的表面上形成为比所述场绝缘膜靠内周侧，并且该肖特基电极形成为外周端攀升至所述场绝缘膜；
表面电极，其将所述肖特基电极覆盖，越过所述肖特基电极的所述外周端而在所述场绝缘膜上延伸；
第二导电型的终端阱区域，其在所述碳化硅半导体层内的上部形成为与所述肖特基电极的一部分相接，在所述碳化硅半导体层内比所述表面电极的外周端向外周侧延伸；以及
第二导电型的高浓度终端阱区域，其形成于所述终端阱区域内，第二导电型的杂质浓度高于所述终端阱区域，
所述表面电极的外周端存在于比所述终端阱区域的外周端向内侧大于或等于15μm处。
2.一种碳化硅半导体装置，其特征在于，具备：
第一导电型的碳化硅半导体层；
场绝缘膜，其形成于所述碳化硅半导体层的表面上；
肖特基电极，其在所述碳化硅半导体层的表面上形成为比所述场绝缘膜靠内周侧，并且该肖特基电极形成为外周端攀升至所述场绝缘膜；
表面电极，其将所述肖特基电极覆盖，越过所述肖特基电极的所述外周端而在所述场绝缘膜上延伸；
第二导电型的终端阱区域，其在所述碳化硅半导体层内的上部形成为与所述肖特基电极的一部分相接，在所述碳化硅半导体层内比所述表面电极的外周端向外周侧延伸；以及
第二导电型的高浓度终端阱区域，其形成于所述终端阱区域内，第二导电型的杂质浓度高于所述终端阱区域，
所述表面电极的外周端存在于比所述高浓度终端阱区域的外周端向内侧大于或等于2μm处。
3.一种碳化硅半导体装置，其特征在于，具备：
第一导电型的碳化硅半导体层；
场绝缘膜，其形成于所述碳化硅半导体层的表面上的一部分；
肖特基电极，其在所述碳化硅半导体层的表面上的一部分形成为比所述场绝缘膜靠内周侧，并且该肖特基电极形成为外周端攀升至所述场绝缘膜；
表面电极，其将所述肖特基电极覆盖，越过所述肖特基电极的所述外周端而在所述场绝缘膜上延伸；
第二导电型的终端阱区域，其在所述碳化硅半导体层内的上部形成为与所述肖特基电极的一部分相接，在所述碳化硅半导体层内比所述表面电极的外周端向外周侧延伸；以及
第二导电型的高浓度终端阱区域，其形成于所述终端阱区域内，第二导电型的杂质浓度高于所述终端阱区域，
包含于所述高浓度终端阱区域的每单位面积的第二导电型的杂质量大于或等于2.0×1014/cm2。
4.根据权利要求1至3中任一项所述的碳化硅半导体装置，其特征在于，
所述表面电极的外周端存在于所述高浓度终端阱区域上。
5.根据权利要求1至3中任一项所述的碳化硅半导体装置，其特征在于，
所述场绝缘膜的厚度大于或等于0.5μm。
6.根据权利要求1至3中任一项所述的碳化硅半导体装置，其特征在于，
所述高浓度终端阱区域与所述肖特基电极的一部分接触。
7.根据权利要求1至3中任一项所述的碳化硅半导体装置，其特征在于，
包含于所述终端阱区域的每单位面积的第二导电型的杂质量为1.0×1013/cm2～1.0×1014/cm2。
8.根据权利要求1至3中任一项所述的碳化硅半导体装置，其特征在于，
在所述表面电极的外周端部设置有锥形部。
9.根据权利要求1至3中任一项所述的碳化硅半导体装置，其特征在于，
所述肖特基电极包含Ti、Mo、Ni、Au中的至少某一种金属。
10.根据权利要求1至3中任一项所述的碳化硅半导体装置，其特征在于，
所述表面电极包含Al、Cu、Mo、Ni中的至少某一种金属。
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