CN104979381B

CN104979381B - 半导体装置及其制造方法

Info

Publication number: CN104979381B
Application number: CN201410128143.0A
Authority: CN
Inventors: 马洛宜·库马; 皮约诺·苏里彦托; 李家豪; 施路迪; 杜尚晖
Original assignee: Vanguard International Semiconductor Corp
Current assignee: Vanguard International Semiconductor Corp
Priority date: 2014-04-01
Filing date: 2014-04-01
Publication date: 2018-07-13
Anticipated expiration: 2034-04-01
Also published as: CN104979381A

Abstract

本发明提供一种半导体装置及其制造方法，该半导体装置包括：基底，具有第一导电型，且包括：主体区，具有第一导电型；源极区，形成于主体区中；漂移区，具有第二导电型且邻近主体区，其中第一导电型与第二导电型不同；及漏极区，形成于漂移区中；沟槽，形成于主体区与漂移区之间的基底中；栅极介电层，邻近沟槽；衬层，内衬于沟槽且与栅极介电层邻接；以及栅极电极，形成于栅极介电层上，且延伸入沟槽。本发明亦提供此半导体装置的制造方法。本发明提供的一种半导体装置及其制造方法，可使半导体装置具有较低的导通电阻且同时可维持半导体装置的崩溃电压数值。

Description

半导体装置及其制造方法

技术领域

本发明是有关于半导体装置，且特别是有关于一种具有沟槽式栅极电极与极低的导通电阻的半导体装置及其制造方法。

背景技术

由于对高产率装置需求的增加，两个或多个半导体装置被整合于单一芯片中。双极性晶体管-互补式金属氧化物半导体-横向扩散金属氧化物半导体(Bipolar-CMOS-LDMOS，BCD)已被广泛应用于装置整合。双极性晶体管-互补式金属氧化物半导体-横向扩散金属氧化物半导体技术是将双极性晶体管、互补式金属氧化物半导体(Complementarymetal-oxide-semiconductor，CMOS)及横向扩散金属氧化物半导体(Laterally diffusedmetal-oxide-semiconductor，LDMOS)技术整合于单一芯片中。在双极性晶体管-互补式金属氧化物半导体-横向扩散金属氧化物半导体装置中，双极性晶体管是用以驱动高电流，互补式金属氧化物半导体是用以提供数字电路低的耗电量，而横向扩散金属氧化物半导体装置是用以提供高电压处理能力。

横向扩散金属氧化物半导体装置广泛使用于各种应用中。导通电阻为影响横向扩散金属氧化物半导体装置的耗电量的重要因素，其电阻值直接正比于装置的耗电量。由于对省电及电子装置性能需求的增加，制造商不断地寻求降低横向扩散金属氧化物半导体装置的漏电及导通电阻的方法。然而，导通电阻的降低直接影响到高关闭状态崩溃电压(Highoff-state breakdown voltage)。详细而言，导通电阻的降低会导致高关闭状态崩溃电压实质地降低。因此，当传统的横向扩散金属氧化物半导体装置提供高关闭状态崩溃电压时，其无法提供低导通电阻。

横向扩散金属氧化物半导体装置包括漂移区及主体区。当漂移区的掺杂浓度提高时，传统横向扩散金属氧化物半导体装置的导通电阻会降低。然而，漂移区掺杂浓度的提高亦导致横向扩散金属氧化物半导体装置的高关闭状态崩溃电压降低。

因此，业界亟须一种具有低导通电阻却不具有崩溃电压相关缺陷的改良的半导体装置及其制造方法。

发明内容

本发明要解决的技术问题是提供一种半导体装置及其制造方法，可使半导体装置具有较低的导通电阻且同时可维持半导体装置的崩溃电压数值。

本发明提供一种半导体装置，包括：基底，具有第一导电型，且该基底包括具有第一导电型的主体区，及形成于主体区中的源极区，以及具有第二导电型且邻近主体区的漂移区，其中第一导电型与第二导电型不同；该半导体装置还包括：漏极区，形成于漂移区中；沟槽，形成于主体区与漂移区之间的基底中；栅极介电层，邻近沟槽；衬层，内衬于沟槽且与栅极介电层邻接；以及栅极电极，形成于栅极介电层上，且延伸入沟槽。

本发明另提供一种半导体装置，包括：基底，具有第一导电型，且具有主体区；漂移延伸区对，具有第二导电型，且自主体区的一上表面延伸至主体区中，其中第一导电型与第二导电型不同；源极区，形成于该漂移延伸区对的其一之中，及一漏极区，形成于该漂移延伸区对的另一之中；沟槽，形成于上述漂移延伸区对其中一个之中，并延伸入位于该漂移延伸区对之间的主体区部分；栅极介电层，邻近沟槽；衬层，内衬于沟槽且与栅极介电层邻接；以及栅极电极，形成于栅极介电层上，且延伸入沟槽。

本发明又提供一种半导体装置的制造方法，包括：提供基底，具有第一导电型；形成主体区于基底中，且主体区具有第一导电型；形成漂移区于基底中，漂移区具有第二导电型且邻近主体区，其中第一导电型与第二导电型不同；形成浅沟槽隔离于主体区与漂移区之间的基底中；形成介电层于基底上；移除浅沟槽隔离及部分介电层以分别形成沟槽及邻近沟槽的栅极介电层；形成衬层内衬于沟槽且与栅极介电层邻接；形成栅极电极于栅极介电层上且延伸入沟槽；以及形成源极区于主体区中，及漏极区于漂移区中。

本发明另提供一种半导体装置的制造方法，包括：提供基底，具有第一导电型；形成主体区于该基底中，且该主体区具有该第一导电型；形成漂移延伸区对于该主体区中，该漂移延伸区对具有第二导电型，其中该第一导电型与该第二导电型不同；形成浅沟槽隔离于上述漂移延伸区对的其中一个之中，其中该浅沟槽隔离延伸入位于该漂移延伸区对之间的主体区部分；形成介电层于该基底上；移除该浅沟槽隔离及部分该介电层以分别形成一沟槽及一邻近该沟槽的栅极介电层；形成衬层内衬于该沟槽且与该栅极介电层邻接；形成栅极电极于该栅极介电层上且延伸入该沟槽；以及形成源极区于该漂移延伸区对的其一之中，及漏极区于该漂移延伸区对的另一之中。

本发明提供的半导体装置及其制造方法，使半导体装置具有形成于沟槽中的栅极电极。延伸入沟槽的栅极电极提供较短的电流间距，使半导体装置具有较低的导通电阻且同时可维持半导体装置的崩溃电压数值。

附图说明

图1是传统半导体装置的剖面图；

图2A-2J是本发明实施例的半导体装置在其制造过程中各阶段的剖面图或上视图；

图3A-3J是本发明其它实施例的半导体装置在其制造过程中各阶段的剖面图或上视图。

符号说明：

20 图案化掩膜层

30 图案化掩膜层

40 图案化掩膜层

100 半导体装置

110 基底

112 主体区

114 漂移区

130 浅沟槽隔离

150 源极区

160 漏极区

170 栅极介电层

180 栅极电极

200 半导体装置

210 基底

212 主体区

214 漂移区

230、230a、230b 隔离结构

232 沟槽

240 介电层

241 栅极介电层

241a 侧壁

250 衬层

260 栅极电极

260a 阶梯

262 凹部

270 源极区

280 漏极区

300’ 半导体装置

300 掺杂步骤

310 基底

312 主体区

314a、314b 漂移延伸区对

330、330a、330b 隔离结构

332 沟槽

340 介电层

341 栅极介电层

341a 侧壁

350 衬层

360 栅极电极

360a 阶梯

362 凹部

370 源极区

380 漏极区

400 掺杂步骤

500 刻蚀步骤

P 间距

具体实施方式

为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。

以下针对本发明的半导体装置作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本发明的不同样态。以下所述特定的元件及排列方式尽为简单描述本发明。当然，这些仅用以举例而非本发明的限定。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。

参见图1，该图为现有半导体装置100的剖面图。此半导体装置100包括主体区112及漂移区114形成于基底110中。基底110还包括多个浅沟槽隔离(Shallow trenchisolation)130形成于其中。在传统半导体装置100，浅沟槽隔离130为填入例如为氧化硅的介电材料的沟槽。其它一般的元件亦包含于此半导体装置100中，例如源极区150、漏极区160、栅极介电层170及栅极电极180。需注意的是，导通电阻(On-resistance，Ron)直接正比于此半导体装置的间距P。

本发明借由在不损害崩溃电压的情况下缩短上述间距，以提供具有降低的导通电阻的改良的半导体装置。

图2A-2J是本发明实施例的半导体装置在其制造过程中各阶段的剖面图或上视图，其中图2A-2C显示形成半导体装置200的主体区及漂移区。参见图2A，提供具有第一导电型的基底210。基底210可为主体硅基底、绝缘层上覆硅基底、或其它相似的基底。在一些实施例中，基底210的第一导电型可为P型，例如基底210可为硼掺杂的基底。在其它实施例中，基底210的第一导电型可为N型，例如基底210可为磷或砷掺杂的基底。基底210亦可为其它任何适合的基底，例如化合物半导体基底、多层基底或其它相似的基底。

参见图2B，形成多个隔离结构230、230a及230b。在一实施例中，隔离结构230、230a及230b可为浅沟槽隔离。浅沟槽隔离230可使用传统形成浅沟槽隔离的工艺形成，此处不再详细描述此工艺。此工艺可包括：依序形成第一绝缘层(例如为氧化硅(SiO_x))及第二绝缘层(例如为氮化硅(SiN_x))于基底210上。接着，选择性刻蚀此第一及第二绝缘层及基底210以形成一沟槽于基底210中。生长一富含氮的衬层(例如为氮氧化硅(Si_xO_yN_z))于此沟槽的表面或侧壁上，接着，以例如为化学气相沉积的沉积步骤沉积间隙填充材料(例如二氧化硅或硼磷硅玻璃)于基底210的表面上，其中此间隙填充材料填入此沟槽。接着对此间隙填充材料进行退火步骤，并借由例如为化学机械研磨的传统方法将基底210平坦化以移除多余的间隙填充材料，使沟槽中的间隙填充材料部分与基底的上表面齐平。应注意的是，上述工艺仅用于举例说明，本发明不应以此为限。

参见图2C，在隔离结构230、230a及230b之后，形成图案化掩膜层20于基底210上。此图案化掩膜层20露出预定的漂移区。此图案化掩膜层20可为光刻胶层或硬掩膜层，此硬掩膜层可为氮化硅、氮氧化硅或其它相似的材料。进行掺杂步骤300以将具有第二导电型的掺质选择性掺杂入半导体基底210以定义漂移区214。此第二导电型与第一导电型不同。于漂移区214形成后，移除图案化掩膜层20。

参照图2D，于漂移区214形成后，形成图案化掩膜层30于基底210上且露出预定的主体区。此图案化掩膜层30可为光刻胶层或硬掩膜层，此硬掩膜层可为氮化硅、氮氧化硅或其它相似的材料。于图案化掩膜层30形成后，进行掺杂步骤400以将具有第一导电型的掺质选择性掺杂入半导体基底210以定义主体区212。在一些实施例中，基底210的掺杂浓度高于主体区212的掺杂浓度。例如，当主体区212为P型时，基底210可为重掺杂P型(P+)。于主体区212形成后，移除图案化掩膜层30。

于主体区212与漂移区214形成后，形成介电层240于基底210上，如图2E所示。介电层240可包括氧化硅、氮化硅、氮氧化硅、高介电常数介电质(High-k dielectric)、其它适合作为栅极介电层的介电材料、或上述的组合。高介电常数介电质可包括金属氧化物，例如Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物或上述的混合物。此介电层240可由本领域的通常步骤形成，例如原子层沉积、化学气相沉积、物理气相沉积、热氧化法、紫外线-臭氧氧化法(UV-Ozone oxidation)、或上述的组合。此介电层240的厚度可为约2000埃至约10000埃。

参照图2F，以图案化掩膜层40作为掩膜进行刻蚀步骤500以移除隔离结构230以于主体区212与漂移区214之间形成沟槽232，此刻蚀步骤500亦移除部分介电层240以形成邻近沟槽232的栅极介电层241。此栅极介电层241的至少一边可具有倾斜的侧壁241a。应了解的是，尽管图2F显示倾斜的侧壁，侧壁241a可为垂直的侧壁或其它任何适合的形状。刻蚀步骤500可为干刻蚀、湿刻蚀或其它相似的刻蚀步骤。此图案化掩膜层40可为光刻胶层或硬掩膜层，此硬掩膜层可为氮化硅、氮氧化硅或其它相似的材料。于刻蚀步骤500后，移除图案化掩膜层40。

参照图2G，形成衬层250内衬于沟槽232且与栅极介电层241邻接。衬层250亦可覆盖栅极介电层241露出的基底的上表面。在一实施例中，衬层250可借由氧化步骤将基底210氧化而形成，例如可借由热氧化法、紫外线-臭氧氧化法、或其它相似的步骤。在另一实施例中，衬层250可借由沉积步骤形成，例如化学气相沉积、物理气相沉积或其它相似的步骤。此衬层250可比栅极介电层241薄。在一些实施例中，衬层250的厚度可为约100-500埃。

参照图2H，形成栅极电极260于栅极介电层241及部分衬层250上。此栅极电极260至少部分延伸入沟槽232。此栅极电极260的材料可包括金属、多晶硅、硅化钨(WSi₂)、或上述的组合。形成栅极电极260的方法可为低压化学气相沉积、等离子体辅助化学气相沉积、其它任何适合的步骤、或上述的组合。栅极电极260可具有阶梯260a，此阶梯260a是由栅极介电层241与衬层250的高度差所造成。在一实施例中，栅极电极260可顺应性形成于沟槽中，因此栅极电极260可具有对应沟槽232的凹部262。在另一实施例中，栅极电极260可完全填满沟槽232且可具有平坦的上表面，如图2I所示。

参照图2J，形成源极区270于主体区212中，且形成漏极区280于漂移区214中。源极区270及漏极区280可借由本领域通常使用的掺杂步骤形成，例如离子注入步骤。

可形成例如为层间介电层或源极/漏极电极(未显示)的传统半导体装置的元件以完成半导体装置200。此元件的形成方法为本领域的现有的步骤，故不在此叙述。

本发明提供的半导体装置200具有形成于沟槽232中的栅极电极260。本发明的半导体装置相较于传统半导体装置至少具有以下的优点。第一，延伸入沟槽232的栅极电极260提供较短的电流间距P(如图2J所示)，使半导体装置200具有较低的导通电阻(Ron)。第二，由于栅极电极260的设计，在降低半导体装置200的导通电阻的同时可维持崩溃电压的水平。

应了解的是，尽管图式中绘示的半导体装置200于栅极电极上仅具有一沟槽，然而根据设计需要，只要此半导体装置可提供较短的间距，栅极电极上可具有一个以上的沟槽。

图3A-3J是本发明实施例的半导体装置300’在其制造方法中各阶段的剖面图或上视图，其中图3A-3C显示形成半导体装置300的主体区及漂移延伸区对。参见图3A，提供具有第一导电型的基底310。基底310可为主体硅基底、绝缘层上覆硅基底、或其它相似的基底。在一些实施例中，基底310的第一导电型可为P型，例如基底310可为硼掺杂的基底。在其它实施例中，基底310的第一导电型可为N型，例如基底310可为磷或砷掺杂的基底。基底310亦可为其它任何适合的基底，例如化合物半导体基底、或多层基底。

参见图3B，形成多个隔离结构330、330a及330b。在一实施例中，隔离结构330、330a及330b可为浅沟槽隔离。浅沟槽隔离330可使用传统形成浅沟槽隔离的工艺形成，此处不再详细描述此工艺。此工艺可包括：依序形成第一绝缘层(例如为氧化硅(SiO_x))及第二绝缘层(例如为氮化硅(SiN_x))于基底310上。接着，选择性刻蚀此第一及第二绝缘层及基底310以形成一沟槽于基底310中。生长一富含氮的衬层(例如为氮氧化硅(Si_xO_yN_z))于此沟槽的表面或侧壁上，接着，以例如为化学气相沉积的沉积步骤沉积间隙填充材料(例如二氧化硅或硼磷硅玻璃)于基底310的表面上，其中此间隙填充材料填入此沟槽。接着对此间隙填充材料进行退火步骤，并借由例如为化学机械研磨的传统方法将基底310平坦化以移除多余的间隙填充材料，使沟槽中的间隙填充材料部分与基底的上表面齐平。应注意的是，上述工艺仅用于举例说明，本发明不应以此为限。

参见图3C，形成图案化掩膜层20于基底310上。此图案化掩膜层20露出预定的延伸区。此图案化掩膜层20可为光刻胶层或硬掩膜层，此硬掩膜层可为氮化硅、氮氧化硅或其它相似的材料。进行掺杂步骤300以将具有第二导电型的掺质选择性掺杂入半导体基底310以定义漂移延伸区对314a及314b。此第二导电型与第一导电型不同。于漂移延伸区对314a及314b形成后，移除图案化掩膜层20。部分隔离结构330可延伸入漂移延伸区314b。

参照图3D，于漂移延伸区对314a及314b形成后，进行掺杂步骤400以将具有第一导电型的掺质(选择性)掺杂入半导体基底310的预定区以定义主体区312。在一些实施例中，基底310的掺杂浓度高于主体区312的掺杂浓度。例如，当主体区312为P型时，基底310可为重掺杂P型(P+)。

于图3D所示的步骤后，形成介电层340于基底310上，如图2E所示。介电层340可包括氧化硅、氮化硅、氮氧化硅、高介电常数介电质(high-k dielectric)、其它适合作为栅极介电层的介电材料、或上述的组合。高介电常数介电质可包括金属氧化物，例如Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物或上述的混合物。此介电层340可由本领域的通常步骤形成，例如原子层沉积、化学气相沉积、物理气相沉积、热氧化法、紫外线-臭氧氧化法(UV-Ozone oxidation)、或上述的组合。此介电层340的厚度可为约3000埃至约10000埃。

参照图3F，以图案化掩膜层40作为掩膜进行刻蚀步骤500以移除隔离结构330以形成沟槽332，此刻蚀步骤500亦移除部分介电层340以形成邻近沟槽332的栅极介电层341。此栅极介电层341的至少一边可具有倾斜的侧壁341a。应了解的是，尽管图2F显示倾斜的侧壁，侧壁341a可为垂直的侧壁或其它任何适合的形状。刻蚀步骤500可为干刻蚀、湿刻蚀或其它相似的刻蚀步骤。此图案化掩膜层40可为光刻胶层或硬掩膜层，此硬掩膜层可为氮化硅、氮氧化硅或其它相似的材料。于刻蚀步骤500后，移除图案化掩膜层40。

参照图3G，形成衬层350内衬于沟槽332且与栅极介电层341邻接。衬层350亦可覆盖栅极介电层341露出的基底的上表面。在一实施例中，衬层350可借由氧化步骤将基底310氧化而形成，例如可借由热氧化法、紫外线-臭氧氧化法、或其它相似的步骤。在另一实施例中，衬层350可借由沉积步骤形成，例如化学气相沉积、物理气相沉积或其它相似的步骤。此衬层350可比栅极介电层341薄。在一些实施例中，衬层350的厚度可为约100-500埃。

参照图3H，形成栅极电极360于栅极介电层341及部分衬层350上。此栅极电极360至少部分延伸入沟槽332。此栅极电极360的材料可包括金属、多晶硅、硅化钨(WSi₂)、或上述的组合。形成栅极电极360的方法可为低压化学气相沉积、等离子体辅助化学气相沉积、其它任何适合的步骤、或上述的组合。栅极电极360可具有阶梯360a，此阶梯360a是由栅极介电层341与衬层350的高度差所造成。在一实施例中，栅极电极360可顺应性形成于沟槽中，因此栅极电极360可具有对应沟槽332的凹部362。在另一实施例中，栅极电极360可完全填满沟槽332且可具有平坦的上表面，如图3I所示。

参照图3J，形成源极区370于漂移延伸区314b中，且形成漏极区380于漂移延伸区314a中。源极区370及漏极区380可借由本领域通常使用的掺杂步骤形成，例如离子注入步骤。

可形成例如为层间介电层或源极/漏极电极(未显示)的传统半导体装置的元件以完成半导体装置300。此元件的形成方法为本领域的现有的步骤，故不在此叙述。

本发明提供的双扩散半导体装置300具有形成于沟槽332中的栅极电极360。延伸入沟槽的栅极电极360提供较短的电流间距P，使半导体装置具有较低的导通电阻(Ron)且同时可维持半导体装置的崩溃电压数值。

应了解的是，尽管图式中绘示的半导体装置于栅极电极上仅具有一沟槽，然而根据设计需要，只要此半导体装置可提供较短的间距，栅极电极上可具有一个以上的沟槽。

应了解的是，尽管本发明的实施例仅揭示特定的半导体装置，然而本发明的延伸入隔离结构的栅极电极亦可应用于其它半导体装置，例如金属氧化物半导体场效晶体管(MOSFET)、增强空乏型金属氧化物半导体(Enhancement depletion metal－oxideSemiconductor，EDMOS)等。

虽然本发明的实施例及其优点已揭露如上，但应该了解的是，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中具有通常知识者可从本发明揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明使用。因此，本发明的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求构成个别的实施例，且本发明的保护范围也包括各个权利要求及实施例的组合。

Claims

1.一种半导体装置，其特征在于，所述半导体装置包括：

一基底，具有一第一导电型，且包括：

一主体区，具有该第一导电型；

一源极区，形成于该主体区中；

一漂移区，具有一第二导电型且邻近该主体区，其中该第一导电型与该第二导电型不同；及

一漏极区，形成于该漂移区中；

一沟槽，形成于该主体区与该漂移区之间的该基底中；

一栅极介电层，邻近该沟槽，该栅极介电层的底表面位于该基底的上表面上；

一衬层，内衬于该沟槽且与该栅极介电层邻接；以及

一栅极电极，形成于该栅极介电层上，且延伸入该沟槽，其中该栅极电极具有因该栅极介电层与该衬层间的高度差所造成的一阶梯。

2.如权利要求1所述的半导体装置，其特征在于，该衬层比该栅极介电层薄。

3.如权利要求2所述的半导体装置，其特征在于，该衬层的厚度为100-500埃。

4.如权利要求2所述的半导体装置，其特征在于，该栅极介电层的厚度为2000-10000埃。

5.如权利要求1所述的半导体装置，其特征在于，该栅极电极凹陷于该沟槽处。

6.如权利要求1所述的半导体装置，其特征在于，该栅极电极完全填满该沟槽，且形成一平坦上表面于该沟槽处。

7.如权利要求1所述的半导体装置，其特征在于，该栅极电极包括金属、多晶硅、金属硅化物或上述的组合。

8.一种半导体装置，其特征在于，所述半导体装置包括：

一基底，具有一第一导电型，且具有一主体区；

一漂移延伸区对，具有一第二导电型，且自该主体区的一上表面延伸至该主体区中，其中该第一导电型与该第二导电型不同；

一源极区，形成于该漂移延伸区对的其一之中，及一漏极区，形成于该漂移延伸区对的另一之中；

一沟槽，形成于上述漂移延伸区对其中一个之中，并延伸入位于该漂移延伸区对之间的主体区部分；

一衬层，内衬于该沟槽且与该栅极介电层邻接；以及

9.如权利要求8所述的半导体装置，其特征在于，该衬层比该栅极介电层薄。

10.如权利要求9所述的半导体装置，其特征在于，该衬层的厚度为100-500埃。

11.如权利要求9所述的半导体装置，其特征在于，该栅极介电层的厚度为2000-10000埃。

12.如权利要求8所述的半导体装置，其特征在于，该栅极电极凹陷于该沟槽处。

13.如权利要求8所述的半导体装置，其特征在于，该栅极电极完全填满该沟槽，且形成一平坦上表面于该沟槽处。

14.如权利要求8所述的半导体装置，其特征在于，该栅极电极包括金属、多晶硅、金属硅化物或上述的组合。

15.一种半导体装置的制造方法，其特征在于，所述制造方法包括：

提供一基底，具有一第一导电型；

形成一主体区于该基底中，且该主体区具有该第一导电型；

形成一漂移区于该基底中，该漂移区具有一第二导电型且邻近该主体区，其中该第一导电型与该第二导电型不同；

形成一浅沟槽隔离于该主体区与该漂移区之间的该基底中；

形成一介电层于该基底上；

移除该浅沟槽隔离及部分该介电层以分别形成一沟槽及一邻近该沟槽的栅极介电层，其中该栅极介电层的底表面位于该基底的上表面上；

形成一衬层内衬于该沟槽且与该栅极介电层邻接；

形成一栅极电极于该栅极介电层上且延伸入该沟槽，其中该栅极电极具有因该栅极介电层与该衬层间的高度差所造成的一阶梯；以及

形成一源极区于该主体区中，及一漏极区于该漂移区中。

16.如权利要求15所述的半导体装置的制造方法，其特征在于，该衬层比该栅极介电层薄。

17.如权利要求15所述的半导体装置的制造方法，其特征在于，该栅极电极凹陷于该沟槽处。

18.如权利要求15所述的半导体装置的制造方法，其特征在于，该栅极电极完全填满该沟槽，且形成一平坦上表面于该沟槽处。

19.如权利要求15所述的半导体装置的制造方法，其特征在于，该栅极电极包括金属、多晶硅、金属硅化物或上述的组合。

20.一种半导体装置的制造方法，其特征在于，所述制造方法包括：

提供一基底，具有一第一导电型；

形成一主体区于该基底中，且该主体区具有该第一导电型；

形成一漂移延伸区对于该主体区中，该漂移延伸区对具有一第二导电型，其中该第一导电型与该第二导电型不同；

形成一浅沟槽隔离于上述漂移延伸区对的其中一个之中，其中该浅沟槽隔离延伸入位于该漂移延伸区对之间的主体区部分；

形成一介电层于该基底上；

形成一衬层内衬于该沟槽且与该栅极介电层邻接；

形成一源极区于该漂移延伸区对的其一之中，及一漏极区于该漂移延伸区对的另一之中。

21.如权利要求20所述的半导体装置的制造方法，其特征在于，该衬层比该栅极介电层薄。

22.如权利要求20所述的半导体装置的制造方法，其特征在于，该栅极电极凹陷于该沟槽处。

23.如权利要求20所述的半导体装置的制造方法，其特征在于，该栅极电极完全填满该沟槽，且形成一平坦上表面于该沟槽处。

24.如权利要求20所述的半导体装置的制造方法，其特征在于，该栅极电极包括金属、多晶硅、金属硅化物或上述的组合。