CN103578953B - 半导体集成电路制造的方法 - Google Patents

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Abstract

公开了一种制造半导体集成电路(IC)的方法。该方法包括接收半导体器件。该方法还包括在位于半导体衬底上的预定区域中的MG堆叠件上形成分步成形硬掩模(SFHM)，实施MG凹陷，在半导体衬底上方沉积MG硬掩模，以及使MG硬掩模凹陷以从预定区域中的MG堆叠件完全去除MG硬掩模。

Description

半导体集成电路制造的方法
技术领域
本发明涉及半导体集成电路制造的方法。
背景技术
半导体集成电路(IC)产业经历了指数式发展。IC设计和材料方面的技术进步产生了数代IC，其中每代都具有比上一代更小更复杂的电路。在IC发展过程中，功能密度(即，每芯片面积上互连器件的数量)通常增加而几何尺寸(即，使用制造工艺可以做出的最小的元件(或线))减小了。
这种按比例缩小的工艺通常通过提高生产效率和降低相关成本带来益处。这种按比例缩小还增加了IC加工和生产的复杂度，因此，为了实现这些进步，在IC加工和生产方面需要同样的发展。当诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件通过各种技术节点按比例缩小时，通常考虑采用高k(HK)介电材料和金属栅极(MG)来形成用于场效应晶体管(FET)的栅极堆叠件。在形成源极/漏极和MG的各种接触件时，尤其是当在源极/漏极接触件中蚀刻的膜类型与在MG接触件中蚀刻的膜类型基本上不同时，会产生集成问题。期望在该领域中有所改进。
发明内容
为了解决现有技术中存在的问题，根据本发明的一方面，提供了一种制造半导体集成电路(IC)的方法，包括：接收半导体器件，所述半导体器件包括：半导体衬底；位于所述半导体衬底上的金属栅极(MG)堆叠件；位于所述半导体衬底上的被所述金属栅极堆叠件隔开的源极和漏极；和位于所述半导体衬底上的第一层间介电(ILD)层；在位于所述半导体衬底的预定区域中的所述MG堆叠件上形成分步成形硬掩模(SFHM)；实施MG凹陷；在所述半导体衬底上方沉积MG硬掩模；以及使所述MG硬掩模凹陷以从所述预定区域中的MG堆叠件完全去除所述MG硬掩模。
在所述的方法中，所述预定区域包括将要在所述MG堆叠件上形成栅极接触件的区域。
在所述的方法中，所述SFHM包括通过光刻工艺形成的感光层。
在所述的方法中，所述SFHM包括通过光刻图案化和蚀刻工艺的程序形成的介电材料。
在所述的方法中，通过相对于所述SFHM具有蚀刻选择性的蚀刻工艺使所述MG凹陷。
在所述的方法中，通过相对于所述SFHM具有蚀刻选择性的蚀刻工艺使所述MG凹陷，其中，在使所述MG凹陷期间通过所述SFHM保护所述预定区域中的MG堆叠件。
在所述的方法中，通过相对于所述SFHM具有蚀刻选择性的蚀刻工艺使所述MG凹陷，其中，在使所述MG凹陷期间通过所述SFHM保护所述预定区域中的MG堆叠件，其中，所述预定区域中的受到保护的所述MG堆叠件具有完整的厚度。
在所述的方法中，通过化学机械抛光(CMP)使所述MG硬掩模凹陷。
在所述的方法中，通过化学机械抛光(CMP)使所述MG硬掩模凹陷，其中，所述CMP从所述预定区域外部的MG堆叠件去除所述MG硬掩模的一部分。
在所述的方法中，通过化学机械抛光(CMP)使所述MG硬掩模凹陷，其中，所述CMP从所述预定区域中的MG堆叠件完全去除所述MG硬掩模。
所述的方法还包括：在所述衬底上方沉积第二ILD层；以及形成所述源极/漏极的接触件和所述MG堆叠件的接触件。
所述的方法还包括：在所述衬底上方沉积第二ILD层；以及形成所述源极/漏极的接触件和所述MG堆叠件的接触件，其中，所述第二ILD层与所述第一ILD层具有相同的材料。
所述的方法还包括：在所述衬底上方沉积第二ILD层；以及形成所述源极/漏极的接触件和所述MG堆叠件的接触件，其中，所述第二ILD层与所述第一ILD层具有相同的材料，形成接触件蚀刻所述第一ILD层和所述第二ILD层以形成用于所述源极/漏极接触件和所述MG堆叠件接触件的开口。
根据本发明的另一方面，提供了一种制造半导体集成电路(IC)的方法，所述方法包括：接收半导体器件，所述半导体器件包括位于半导体衬底上的源极/漏极和金属栅极(MG)；在将要形成栅极接触件的预定区域中的所述MG上形成分步成形硬掩模(SFHM)；采用相对于所述SFHM具有蚀刻选择性的蚀刻工艺使所述MG凹陷；在所述半导体衬底上方沉积MG硬掩模；以及使所述MG硬掩模凹陷；在所述衬底上方沉积ILD层；以及形成所述源极/漏极的接触件和所述金属栅极的接触件。
在所述的方法中，所述SFHM包括通过光刻工艺形成的感光层。
在所述的方法中，所述SFHM包括通过光刻图案化和蚀刻工艺的程序形成的介电材料。
在所述的方法中，在使所述MG凹陷之后，所述预定区域中的MG保持完整的厚度而非预定区域中的MG是完整厚度的一部分。
在所述的方法中，通过化学机械抛光(CMP)使所述MG硬掩模凹陷。
在所述的方法中，通过化学机械抛光(CMP)使所述MG硬掩模凹陷，其中，所述CMP从所述预定区域中的MG上方完全去除所述MG硬掩模，而从所述非预定区域中的MG上方部分地去除所述MG硬掩模。
根据本发明的又一方面，提供了一种制造半导体集成电路(IC)的方法，所述方法包括：接收半导体器件，所述半导体器件包括：半导体衬底；位于所述半导体衬底上的金属栅极堆叠件；位于所述半导体衬底上的被所述金属栅极(MG)堆叠件隔开的源极和漏极，所述MG堆叠件具有第一厚度；和位于所述半导体衬底上的第一层间介电(ILD)层；在位于所述半导体衬底中的预定区域中的所述MG堆叠件上形成分步成形硬掩模(SFHM)，所述预定区域是将要形成所述MG堆叠件的接触件的区域；实施金属栅极凹陷，其中所述SFHM在所述金属栅极凹陷期间保护所述预定区域中的MG堆叠件，从而使得在使所述金属栅极凹陷之后，所述预定区域中的MG堆叠件具有所述第一厚度，而所述非预定区域中的MG堆叠件具有小于所述第一厚度的第二厚度；在所述半导体衬底上方沉积MG硬掩模；通过化学机械抛光(CMP)使所述MG硬掩模凹陷以从所述预定区域中的MG堆叠件完全去除所述MG硬掩模；在所述衬底上方沉积第二ILD层；以及通过蚀刻所述第一ILD层和所述第二ILD层形成所述源极/漏极的接触件和所述MG堆叠件的接触件。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚论述，各种部件的尺寸可以被任意地增大或减小。
图1是根据本发明的各方面所构造的用于制造半导体集成电路(IC)的示例方法的流程图。
图2是根据图1的方法所构造的在各制造阶段的示例半导体集成电路(IC)的截面图。
图3A是根据本发明的各方面的半导体器件的俯视图。
图3B、图4A、图5A、图6A、图8A和图9A示出沿着图3A中的线A-A获得的半导体器件的截面图。
图3C、图4B、图5B、图6B、图8B和图9B示出沿着图3A中的线B-B获得的半导体器件的截面图。
图7A是根据本发明的各方面的半导体器件的俯视图。
图7B示出沿着图7A中的线C-C获得的半导体器件的截面图。
具体实施方式
应当理解，为了实施本发明的不同部件，以下公开内容提供了许多不同的实施例或者实例。在下面描述部件和布置的特定实例是为了简化本发明。当然这些仅是实例并不打算用于限制。而且，在下面的描述中，在第二工艺之前实施第一工艺可以包括在第一工艺之后立即实施第二工艺的实施例，并且还可以包括在第一工艺和第二工艺之间可以实施额外工艺的实施例。为简明和清楚的目的，可以任意地以不同的尺寸绘制各种部件。此外，在下面的描述中，第一部件在第二部件上方或在第二部件上的形成可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且还可以包括在第一部件和第二部件之间可以形成额外部件，从而使第一部件和第二部件可以不直接接触的实施例。
图1是根据本发明的各方面制造一个或多个半导体器件的方法100的一个实施例的流程图。为了举例的目的，参照图2至图9B中示出的半导体器件200在下面详细论述方法100。
方法100开始于步骤102，接收半导体器件200。半导体器件200包括半导体衬底210。半导体衬底210可以包括硅、锗、硅锗、砷化镓或其他合适的半导体材料。可选地，半导体衬底210可以包括外延层。例如，半导体衬底210可以具有上覆块状半导体的外延层。而且，半导体衬底210可以是应变的用于性能增强。例如，外延层可以包括与块状半导体的材料不同的半导体材料，诸如通过包括选择性外延生长(SEG)的工艺形成的上覆块状硅的硅锗层或者上覆块状硅锗的硅层。此外，半导体衬底210可以包括诸如隐埋介电层的绝缘体上半导体(SOI)结构。可选地，半导体衬底210还可以包括隐埋介电层，诸如通过诸如注氧隔离(SIMOX)技术、晶圆接合、SEG或其他合适的方法形成的埋氧(BOX)层。实际上，各种实施例可以包括各种衬底结构和材料中的任何一种。
半导体器件200还可以包括各种隔离部件215。隔离部件215将半导体衬底210中的各个器件区域分离开。隔离部件215包括通过使用不同的加工技术形成的不同结构。例如，隔离部件215可以包括浅沟槽隔离(STI)部件。STI的形成可以包括在半导体衬底210中蚀刻沟槽，以及用诸如氧化硅、氮化硅或氮氧化硅的绝缘材料填充沟槽。填充后的沟槽可以具有多层结构，诸如具有填充沟槽的氮化硅的热氧化物衬层。可以实施化学机械抛光(CMP)对多余的绝缘材料进行回抛光(polishback)并且使隔离部件215的顶面平坦化。
半导体器件200还可以包括通过注入技术形成的各种掺杂区(未示出)。例如，掺杂半导体衬底210的一部分以形成P型区域并形成将制造n沟道器件的P阱。类似地，掺杂半导体衬底210的另一部分以形成N型区域并形成将制造p沟道器件的N阱。掺杂区掺杂有诸如硼或BF2的P型掺杂物，和/或诸如磷或砷的N型掺杂物。可以直接在半导体衬底210上、P阱结构中、N阱结构中、双阱结构中或使用凸起的结构形成掺杂区。
半导体器件200还可以包括形成在半导体衬底210上并隔开源极和漏极的栅极堆叠件220。栅极堆叠件220包括沉积在半导体衬底210上的介电层222。介电层222可以包括通过任何合适的方法诸如原子层沉积(ALD)、化学汽相沉积(CVD)和臭氧氧化沉积的界面层(IL)。IL包括氧化物、HfSiO和氮氧化物。已观察到IL可以为一些HK电介质栅极堆叠件集成问题提供补救措施，诸如阈值电压钉扎以及减小载流子迁移率。IL可以作为扩散阻挡层从而阻止HK介电材料和衬底之间的不希望的界面反应也是重要的。
栅极介电层222还可以包括通过合适的技术诸如ALD、CVD、金属有机CVD(MOCVD)、物理汽相沉积(PVD)、热氧化、它们的组合或其他合适的技术沉积在IL上的高k(HK)介电层。HK介电层可以包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)或其他合适的材料。可以实施后HK沉积退火工艺以提高栅极电介质的湿度控制。
在本实施例中，采用替换栅极(RPG)工艺方案。通常，在RPG工艺方案中，首先形成伪栅极，之后该伪栅极在实施高热预算工艺后被MG替换。在本发明中，栅极堆叠件220包括通过本领域中已知的沉积、光刻以及蚀刻工艺在栅极介电层222上形成的伪栅极224。
半导体器件200还包括在栅极堆叠件220的侧壁上形成的侧壁间隔件230。侧壁间隔件230可以包括诸如氧化硅的介电材料。可选地，侧壁间隔件230可以包括氮化硅、碳化硅、氮氧化硅或它们的组合。侧壁间隔件230可以通过本领域中已知的沉积和干蚀刻工艺形成。
半导体器件200还包括位于半导体衬底210中的源极/漏极(S/D)区240。通过合适的技术诸如一个或多个离子注入工艺形成S/D区240。S/D区240还可以包括轻掺杂(LDD)区和重掺杂区。在形成源极/漏极(S/D)区240后，可以实施一个或多个退火工艺。退火工艺可以包括快速热退火(RTA)、激光退火或其他合适的退火工艺。作为实例，高温热退火步骤可以应用900℃-1100℃范围内的温度，但是其他实施例可以使用不同范围内的温度。作为另一实例，高温退火包括具有极短持续时间的“尖峰”退火工艺。
半导体器件200还包括位于半导体衬底210上的第一层间介电(ILD)层250。第一ILD层250包括氧化硅、氮氧化物或其他合适的材料。第一ILD层250包括单层或多层。通过合适的技术诸如CVD、ALD和旋涂(SOG)形成第一ILD层250。第一ILD层250填充栅极堆叠件220之间的间隙。实施化学机械抛光(CMP)工艺以去除第一ILD层250中的多余材料。控制CMP的深度从而暴露伪多晶硅栅极224。
在本实施例中，在实施高热预算工艺之后用金属栅极(MG)260替换伪栅极224。MG260可以包括单层或多层，诸如金属层、衬层、润湿层以及粘附层。MG260可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W或任何合适的材料。可以通过ALD、PVD、CVD或其他合适的工艺形成MG260。可以实施CMP以去除多余的MG260材料。相对于ILD层250，CMP工艺可以对金属层具有高选择性。CMP为金属栅极260和ILD层250提供基本上平坦的顶面。
参照图1、图3A至图3C，方法100继续进行到步骤104，在预定区域320中的MG堆叠件上形成分步成形硬掩模(step-forming-hard-mark，SFHM)310。图3A是半导体器件200的一部分的俯视图。参照图3A，沿着线A-A和线B-B截取获得半导体器件200的截面图。图3B是沿着图3A的线A-A(沿着S/D区)获得的截面图。图3C是沿着图3A的线B-B(沿着MG260)并且垂直于线A-A的方向获得的截面图。在一个实施例中，如图3A所示，预定区域320包括将要形成后来的栅极接触件的区域。SFHM310在后续的蚀刻中充当蚀刻掩模，这将在后面进行详细描述。SFHM310包括通过光刻工艺形成的感光层。在另一实施例中，SFHM310还包括氮化硅、氮氧化硅、碳化硅以及碳氧化硅，通过包括光刻图案化和蚀刻工艺的程序形成。
方法100继续进行到步骤106，形成MG，如图4A和图4B所示。图4A是沿着图3A的线A-A获得的截面图，图4B是沿着图3A的线B-B获得的截面图。使MG凹陷包括干蚀刻、湿蚀刻或者干蚀刻和湿蚀刻的组合。SFHM310充当蚀刻掩模从而在凹陷期间保护下面的MG260，并且在预定区域320中形成MG阶层(MGstep)410，因此将硬掩模310称为分步成形硬掩模(SFHM)310。MG260在预定区域320中保持完整的厚度而在非预定区域中具有一部分厚度。
方法100继续进行到步骤108，在衬底210上方沉积MG硬掩模420，如图5A和图5B所示。图5A是沿着图3A的线A-A获得的截面图，并且图5B是沿着图3A的线B-B获得的截面图。MG硬掩模420包括氮化硅、氮氧化硅、碳化硅以及碳氧化硅，并且可以通过CVD沉积。
方法100继续进行到步骤110，使MG硬掩模420凹陷。在一个实施例中，如图6A和图6B所示，实施化学机械抛光(CMP)以回抛光MG硬掩模420，从而使得从预定区域320中的MG阶层410完全去除MG硬掩模420，而从非预定区域中的MG堆叠件220部分地去除MG硬掩模420。图6A是沿着图3A的线A-A获得的截面图，图6B是沿着图3A的线B-B获得的截面图。使MG硬掩模凹陷还包括干蚀刻、湿蚀刻或者干蚀刻和湿蚀刻的组合。
图7A是半导体器件200的一部分的俯视图。参照图7A，沿着线C-C截取获得半导体器件200的截面图。图7B是沿着线C-C获得的截面图。在一个实施例中，两个栅极堆叠件220彼此相邻。两个栅极堆叠件220中的一个包括在预定区域230中，被称为栅极堆叠件220A，而另一个栅极堆叠件在非预定区域中，被称为栅极堆叠件220B，如图7B所示。在使MG硬掩模凹陷后，对栅极堆叠件220A和220B进行不同的配置，从而使得栅极堆叠件220A不以MG硬掩模420作为其顶层，而栅极堆叠件220B以MG硬掩模420作为其顶层。
方法100继续进行到步骤112，在半导体衬底210上方沉积第二ILD层550，如图8A和图8B所示。图8A是沿着图3A的线A-A获得的截面图。图8B是沿着图3A的线B-B获得的截面图。第二ILD层550在许多方面与第一ILD250相类似。
方法100继续进行到步骤114，形成源极/漏极接触件610和栅极接触件620，如图9A和图9B所示。图9A是沿着图3A的线A-A获得的截面图，图9B是沿着图3A的线B-B获得的截面图。可以通过包括光刻图案化和接触蚀刻工艺的程序同时形成源极/漏极接触件610和栅极接触件620。接触蚀刻工艺包括干蚀刻、湿蚀刻或者干蚀刻和湿蚀刻的组合。干蚀刻工艺可以利用含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其他合适的气体和/或等离子体、和/或它们的组合。蚀刻可以包括多步骤蚀刻以获得蚀刻选择性、灵活性以及所需的蚀刻轮廓。
在本实施例中，在从栅极堆叠件220A完全去除MG硬掩模420后，在源极/漏极接触件610和栅极接触件620中，在接触蚀刻中蚀刻的膜与第一ILD和第二ILD基本上相似。
方法100还可以包括形成多层互连。多层互连(未示出)可以包括诸如传统的通孔的垂直互连件以及诸如金属线的水平互连件。各种互连部件可以利用各种导电材料，包括铜、钨和硅化物。在一个实例中，镶嵌工艺用于形成铜相关多层互连结构。在另一实施例中，钨用于形成接触孔中的钨插塞。
本发明提供制造半导体IC的许多不同的实施例，这些实施例提供优于现有技术的一个或多个改进。在一个实施例中，一种制造半导体集成电路(IC)的方法包括接收半导体器件。该半导体器件包括半导体衬底；位于半导体衬底上的金属栅极(MG)堆叠件；被金属栅极堆叠件隔开的源极和漏极，以及位于半导体衬底上的金属栅极堆叠件之间的第一层间介电(ILD)层。该方法还包括在位于半导体衬底上的预定区域中的MG堆叠件上形成分步成形硬掩模(SFHM)；实施MG凹陷；在半导体衬底上方沉积MG硬掩模；以及使MG硬掩模凹陷从而从预定区域中的MG堆叠件完全去除MG硬掩模。
在另一实施例中，一种制造半导体IC的方法包括接收半导体器件。该半导体器件包括位于半导体衬底上的源极/漏极和金属栅极(MG)。该方法还包括在将要形成栅极接触件的预定区域中的MG堆叠件上形成分步成形硬掩模(SFHM)；采用相对于SFHM具有蚀刻选择性的蚀刻使MG凹陷；在半导体衬底上方沉积MG硬掩模；使MG硬掩模凹陷；在衬底上方沉积ILD层；以及形成源极/漏极的接触件以及栅极的接触件。
在又一实施例中，一种制造半导体IC的方法包括接收半导体器件。该半导体器件包括半导体衬底；位于半导体衬底上的金属栅极堆叠件；被金属栅极堆叠件隔开的源极和漏极，以及位于半导体衬底上的栅极堆叠件之间的第一层间介电(ILD)层。该方法还包括在位于半导体衬底中的预定区域中的MG堆叠件上形成分步成形硬掩模(SFHM)，在该预定区域中将要形成栅极接触件；采用SFHM保护预定区域中的MG堆叠件实施金属栅极(MG)凹陷，其中预定区域中的MG堆叠件保持完整的厚度而非预定区域中的MG堆叠件具有MG堆叠件的一部分厚度；在半导体衬底上方沉积MG硬掩模；通过化学机械抛光(CMP)使MG硬掩模凹陷以从预定区域中的MG堆叠件完全去除MG硬掩模；在衬底上方沉积第二ILD层；以及通过蚀刻ILD层形成源极/漏极的接触件和MG的接触件。
上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍的实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员还应该意识到，这些等效构造并不背离本发明的构思和范围，并且在不背离本发明的构思和范围的情况下，可以进行各种变化、替换以及改变。

Claims (20)

1.一种制造半导体集成电路(IC)的方法，包括：
接收半导体器件，所述半导体器件包括：
半导体衬底；
位于所述半导体衬底上的金属栅极(MG)堆叠件；
位于所述半导体衬底上的被所述金属栅极堆叠件隔开的源极和漏极；和
位于所述半导体衬底上的第一层间介电(ILD)层；
在位于所述半导体衬底的预定区域中的所述金属栅极堆叠件上形成分步成形硬掩模(SFHM)；
实施金属栅极凹陷；
在所述半导体衬底上方沉积金属栅极硬掩模；以及
使所述金属栅极硬掩模凹陷以从所述预定区域中的金属栅极堆叠件完全去除所述金属栅极硬掩模。
2.根据权利要求1所述的方法，其中，所述预定区域包括将要在所述金属栅极堆叠件上形成栅极接触件的区域。
3.根据权利要求1所述的方法，其中，所述分步成形硬掩模包括通过光刻工艺形成的感光层。
4.根据权利要求1所述的方法，其中，所述分步成形硬掩模包括通过光刻图案化和蚀刻工艺的程序形成的介电材料。
5.根据权利要求1所述的方法，其中，通过相对于所述分步成形硬掩模具有蚀刻选择性的蚀刻工艺使所述金属栅极凹陷。
6.根据权利要求5所述的方法，其中，在使所述金属栅极凹陷期间通过所述分步成形硬掩模保护所述预定区域中的金属栅极堆叠件。
7.根据权利要求6所述的方法，其中，所述预定区域中的受到保护的所述金属栅极堆叠件具有完整的厚度。
8.根据权利要求1所述的方法，其中，通过化学机械抛光(CMP)使所述金属栅极硬掩模凹陷。
9.根据权利要求8所述的方法，其中，所述化学机械抛光从所述预定区域外部的金属栅极堆叠件去除所述金属栅极硬掩模的一部分。
10.根据权利要求8所述的方法，其中，所述化学机械抛光从所述预定区域中的金属栅极堆叠件完全去除所述金属栅极硬掩模。
11.根据权利要求1所述的方法，还包括：
在所述衬底上方沉积第二层间介电层；以及
形成所述源极/漏极的接触件和所述金属栅极堆叠件的接触件。
12.根据权利要求11所述的方法，其中，所述第二层间介电层与所述第一层间介电层具有相同的材料。
13.根据权利要求12所述的方法，其中，形成接触件蚀刻所述第一层间介电层和所述第二层间介电层以形成用于所述源极/漏极接触件和所述金属栅极堆叠件接触件的开口。
14.一种制造半导体集成电路(IC)的方法，所述方法包括：
接收半导体器件，所述半导体器件包括位于半导体衬底上的源极/漏极和金属栅极(MG)；
在将要形成栅极接触件的预定区域中的所述金属栅极上形成分步成形硬掩模(SFHM)；
采用相对于所述分步成形硬掩模具有蚀刻选择性的蚀刻工艺使所述金属栅极凹陷；
在所述半导体衬底上方沉积金属栅极硬掩模；以及
使所述金属栅极硬掩模凹陷；
在所述衬底上方沉积层间介电层；以及
形成所述源极/漏极的接触件和所述金属栅极的接触件。
15.根据权利要求14所述的方法，其中，所述分步成形硬掩模包括通过光刻工艺形成的感光层。
16.根据权利要求14所述的方法，其中，所述分步成形硬掩模包括通过光刻图案化和蚀刻工艺的程序形成的介电材料。
17.根据权利要求14所述的方法，其中，在使所述金属栅极凹陷之后，所述预定区域中的金属栅极保持完整的厚度而非预定区域中的金属栅极是完整厚度的一部分。
18.根据权利要求14所述的方法，其中，通过化学机械抛光(CMP)使所述金属栅极硬掩模凹陷。
19.根据权利要求18所述的方法，其中，所述化学机械抛光从所述预定区域中的金属栅极上方完全去除所述金属栅极硬掩模，而从非预定区域中的金属栅极上方部分地去除所述金属栅极硬掩模。
20.一种制造半导体集成电路(IC)的方法，所述方法包括：
接收半导体器件，所述半导体器件包括：
半导体衬底；
位于所述半导体衬底上的金属栅极堆叠件；
位于所述半导体衬底上的被所述金属栅极(MG)堆叠件隔开的源极和漏极，所述金属栅极堆叠件具有第一厚度；和
位于所述半导体衬底上的第一层间介电(ILD)层；
在位于所述半导体衬底中的预定区域中的所述金属栅极堆叠件上形成分步成形硬掩模(SFHM)，所述预定区域是将要形成所述金属栅极堆叠件的接触件的区域；
实施金属栅极凹陷，其中所述分步成形硬掩模在所述金属栅极凹陷期间保护所述预定区域中的金属栅极堆叠件，从而使得在使所述金属栅极凹陷之后，所述预定区域中的金属栅极堆叠件具有所述第一厚度，而非预定区域中的金属栅极堆叠件具有小于所述第一厚度的第二厚度；
在所述半导体衬底上方沉积金属栅极硬掩模；
通过化学机械抛光(CMP)使所述金属栅极硬掩模凹陷以从所述预定区域中的金属栅极堆叠件完全去除所述金属栅极硬掩模；
在所述衬底上方沉积第二层间介电层；以及
通过蚀刻所述第一层间介电层和所述第二层间介电层形成所述源极/漏极的接触件和所述金属栅极堆叠件的接触件。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9502527B2 (en) 2014-05-09 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure having multi-layered insulating cap layers over metal gate
US9378968B2 (en) * 2014-09-02 2016-06-28 United Microelectronics Corporation Method for planarizing semiconductor device
DE102017216214B4 (de) * 2017-09-13 2019-05-09 Infineon Technologies Ag Verfahren zur Herstellung eines kombinierten Halbleiterbauelements

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1349250A (zh) * 2000-10-16 2002-05-15 联华电子股份有限公司 以镶嵌工艺形成栅极的方法
CN1541411A (zh) * 2002-08-22 2004-10-27 英特尔公司 到栅极的自对准接触

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7863753B2 (en) * 2006-09-20 2011-01-04 Panasonic Corporation Semiconductor device and manufacturing method thereof
US8436404B2 (en) 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US8426300B2 (en) * 2010-12-02 2013-04-23 International Business Machines Corporation Self-aligned contact for replacement gate devices
US8536656B2 (en) * 2011-01-10 2013-09-17 International Business Machines Corporation Self-aligned contacts for high k/metal gate process flow

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1349250A (zh) * 2000-10-16 2002-05-15 联华电子股份有限公司 以镶嵌工艺形成栅极的方法
CN1541411A (zh) * 2002-08-22 2004-10-27 英特尔公司 到栅极的自对准接触

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