TW201535734A - 半導體裝置及其製造方法 - Google Patents

Abstract

本發明提供一種半導體裝置，包括：基底，具有第一導電型，且包括：主體區，具有第一導電型；源極區，形成於主體區中；飄移區，具有第二導電型且鄰近主體區，其中第一導電型與第二導電型不同；及汲極區，形成於飄移區中；溝槽，形成於主體區與飄移區之間的基底中；閘極介電層，鄰近溝槽；襯層，內襯於溝槽且與閘極介電層鄰接；以及閘極電極，形成於閘極介電層上，且延伸入溝槽。本發明亦提供此半導體裝置之製造方法。

Description

半導體裝置及其製造方法

本發明係有關於半導體裝置，且特別係有關於一種具有溝槽式閘極電極與極低的導通電阻之半導體裝置及其製造方法。

由於對高產率裝置需求的增加，兩個或多個半導體裝置被整合於單一晶片中。雙極性電晶體-互補式金氧半導體-橫向擴散金屬氧化物半導體(Bipolar-CMOS-LDMOS，BCD)已被廣泛應用於裝置整合。雙極性電晶體-互補式金氧半導體-橫向擴散金屬氧化物半導體技術係將雙極性電晶體、互補式金氧半導體(complementary metal-oxide-semiconductor，CMOS)及橫向擴散金屬氧化物半導體(laterally diffused metal-oxide-semiconductor，LDMOS)技術整合於單一晶片中。在雙極性電晶體-互補式金氧半導體-橫向擴散金屬氧化物半導體裝置中，雙極性電晶體係用以驅動高電流，互補式金氧半導體係用以提供數位電路低的耗電量，而橫向擴散金屬氧化物半導體裝置係用以提供高電壓處理能力。

橫向擴散金屬氧化物半導體裝置廣泛使用於各種應用中。導通電阻為影響橫向擴散金屬氧化物半導體裝置之耗電量的重要因素，其電阻值直接正比於裝置的耗電量。由於對 省電及電子裝置性能需求的增加，製造商不斷地尋求降低橫向擴散金屬氧化物半導體裝置的漏電及導通電阻之方法。然而，導通電阻之降低係直接影響到高關閉狀態崩潰電壓(high off-state breakdown voltage)。詳細而言，導通電阻之降低會導致高關閉狀態崩潰電壓實質地降低。因此，當傳統的橫向擴散金屬氧化物半導體裝置提供高關閉狀態崩潰電壓時，其無法提供低導通電阻。

橫向擴散金屬氧化物半導體裝置包括飄移區及主體區。當飄移區的摻雜濃度提高時，傳統橫向擴散金屬氧化物半導體裝置之導通電阻會降低。然而，飄移區摻雜濃度的提高亦導致橫向擴散金屬氧化物半導體裝置之高關閉狀態崩潰電壓降低。

因此，業界亟須一種具有低導通電阻卻不具有崩潰電壓相關缺陷之改良的半導體裝置及其製造方法。

本發明提供一種半導體裝置，包括：基底，具有第一導電型，且包括：主體區，具有第一導電型；源極區，形成於主體區中；飄移區，具有第二導電型且鄰近主體區，其中第一導電型與第二導電型不同；及汲極區，形成於飄移區中；溝槽，形成於主體區與飄移區之間的基底中；閘極介電層，鄰近溝槽；襯層，內襯於溝槽且與閘極介電層鄰接；以及閘極電極，形成於閘極介電層上，且延伸入溝槽。

本發明更提供一種半導體裝置，包括：基底，具有第一導電型，且具有主體區；飄移延伸區對，具有第二導電 型，且自主體區之一上表面延伸至主體區中，其中第一導電型與第二導電型不同；源極區，形成於飄移延伸區之其一，及汲極區，形成於飄移延伸區之另一；溝槽，形成於上述其中一個飄移延伸區之中，並延伸入位於飄移延伸區對之間的主體區部分；閘極介電層，鄰近溝槽；襯層，內襯於溝槽且與閘極介電層鄰接；以及閘極電極，形成於閘極介電層上，且延伸入溝槽。

本發明又提供一種半導體裝置之製造方法，包括：提供基底，具有第一導電型；形成主體區於基底中，且主體區具有第一導電型；形成飄移區於基底中，飄移區具有第二導電型且鄰近主體區，其中第一導電型與第二導電型不同；形成淺溝槽隔離於主體區與飄移區之間的基底中；形成介電層於基底上；移除淺溝槽隔離及部分介電層以分別形成溝槽及鄰近溝槽之閘極介電層；形成襯層內襯於溝槽且與閘極介電層鄰接；形成閘極電極於閘極介電層上且延伸入溝槽；以及形成源極區於主體區中，及汲極區於飄移區中。

本發明另提供一種半導體裝置之製造方法，包括：提供基底，具有第一導電型；形成主體區於基底中，且主體區具有第一導電型；形成飄移延伸區對於主體區中，飄移延伸區對具有第二導電型，其中第一導電型與第二導電型不同；形成淺溝槽隔離於上述其中一個飄移延伸區之中，其中淺溝槽隔離延伸入位於飄移延伸區對之間的主體區部分；形成介電層於基底上；移除淺溝槽隔離及部分介電層以分別形成溝槽及鄰近溝槽之閘極介電層；形成襯層內襯於溝槽且與閘極介電層鄰接；形成閘極電極於閘極介電層上且延伸入溝槽；以及形成源 極區於飄移延伸區之其一之中，及汲極區於飄移延伸區之另一之中。

為讓本發明之特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

20‧‧‧圖案化罩幕層

30‧‧‧圖案化罩幕層

40‧‧‧圖案化罩幕層

100‧‧‧半導體裝置

110‧‧‧基底

112‧‧‧主體區

114‧‧‧飄移區

130‧‧‧淺溝槽隔離

150‧‧‧源極區

160‧‧‧汲極區

170‧‧‧閘極介電層

180‧‧‧閘極電極

200‧‧‧半導體裝置

210‧‧‧基底

212‧‧‧主體區

214‧‧‧飄移區

230、230a、230b‧‧‧隔離結構

232‧‧‧溝槽

240‧‧‧介電層

241‧‧‧閘極介電層

241a‧‧‧側壁

250‧‧‧襯層

260‧‧‧閘極電極

260a‧‧‧階梯

262‧‧‧凹部

270‧‧‧源極區

280‧‧‧汲極區

300’‧‧‧半導體裝置

300‧‧‧摻雜步驟

310‧‧‧基底

312‧‧‧主體區

314a、314b‧‧‧飄移延伸區對

330、330a、330b‧‧‧隔離結構

332‧‧‧溝槽

340‧‧‧介電層

341‧‧‧閘極介電層

341a‧‧‧側壁

350‧‧‧襯層

360‧‧‧閘極電極

360a‧‧‧階梯

362‧‧‧凹部

370‧‧‧源極區

380‧‧‧汲極區

400‧‧‧摻雜步驟

500‧‧‧蝕刻步驟

P‧‧‧間距

第1圖係傳統半導體裝置之剖面圖；第2A-2J圖係本發明實施例之半導體裝置在其製造方法中各階段的剖面圖或上視圖；及第3A-3J圖係本發明其它實施例之半導體裝置在其製造方法中各階段的剖面圖或上視圖。

以下針對本發明之半導體裝置作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本發明之不同樣態。以下所述特定的元件及排列方式儘為簡單描述本發明。當然，這些僅用以舉例而非本發明之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。

參見第1圖，該圖為傳統半導體裝置100之剖面圖。此半導體裝置100包括主體區112及飄移區114形成於基底 110中。基底110更包括多個淺溝槽隔離(shallow trench isolation)130形成於其中。在傳統半導體裝置100，淺溝槽隔離130為填入例如為氧化矽之介電材料的溝槽。其它一般的元件亦包含於此半導體裝置100中，例如源極區150、汲極區160、閘極介電層170及閘極電極180。需注意的是，導通電阻(on-resistance，R_on)直接正比於此半導體裝置之間距P。

本揭露藉由在不損害崩潰電壓的情況下縮短上述間距，以提供具有降低之導通電阻的改良之半導體裝置。

第2A-2J圖係本發明實施例之半導體裝置在其製造方法中各階段的剖面圖或上視圖，其中第2A-2C圖顯示形成半導體裝置200之主體區及飄移區。參見第2A圖，提供具有第一導電型之基底210。基底210可為主體矽基底、絕緣層上覆矽基底、或其它相似之基底。在一些實施例中，基底210之第一導電型可為P型，例如基底210可為硼摻雜之基底。在其它實施例中，基底210之第一導電型可為N型，例如基底210可為磷或砷摻雜之基底。基底210亦可為其它任何適合之基底，例如化合物半導體基底、多層基底或其它相似之基底。

參見第2B圖，形成多個隔離結構230、230a及230b。在一實施例中，隔離結構230、230a及230b可為淺溝槽隔離。淺溝槽隔離230可使用傳統形成淺溝槽隔離之製程形成，此處不再詳細描述此製程。此製程可包括：依序形成第一絕緣層(例如為氧化矽(SiO_x))及第二絕緣層(例如為氮化矽(SiN_x))於基底210上。接著，選擇性蝕刻此第一及第二絕緣層及基底210以形成一溝槽於基底210中。成長一富含氮之襯層 (例如為氮氧化矽(Si_xO_yN_z))於此溝槽之表面或側壁上，接著，以例如為化學氣相沉積之沈積步驟沈積間隙填充材料(例如二氧化矽或硼磷矽玻璃)於基底210之表面上，其中此間隙填充材料填入此溝槽。接著對此間隙填充材料進行退火步驟，並藉由例如為化學機械研磨的傳統方法將基底210平坦化以移除多餘的間隙填充材料，使溝槽中的間隙填充材料部分與基底的上表面齊平。應注意的是，上述製程僅用於舉例說明，本揭露不應以此為限。

參見第2C圖，在隔離結構230、230a及230b之後，形成圖案化罩幕層20於基底210上。此圖案化罩幕層20露出預定之飄移區。此圖案化罩幕層20可為光阻層或硬罩幕層，此硬罩幕層可為氮化矽、氮氧化矽或其它相似的材料。進行摻雜步驟300以將具有第二導電型之摻質選擇性摻雜入半導體基底210以定義飄移區214。此第二導電型與第一導電型不同。於飄移區214形成後，移除圖案化罩幕層20。

參照第2D圖，於飄移區214形成後，形成圖案化罩幕層30於基底210上且露出預定之主體區。此圖案化罩幕層30可為光阻層或硬罩幕層，此硬罩幕層可為氮化矽、氮氧化矽或其它相似的材料。於圖案化罩幕層30形成後，進行摻雜步驟400以將具有第一導電型之摻質選擇性摻雜入半導體基底210以定義主體區212。在一些實施例中，基底210之摻雜濃度高於主體區212之摻雜濃度。例如，當主體區212為P型時，基底210可為重摻雜P型(P+)。於主體區212形成後，移除圖案化罩幕層30。

於主體區212與飄移區214形成後，形成介電層240 於基底210上，如第2E圖所示。介電層240可包括氧化矽、氮化矽、氮氧化矽、高介電常數介電質(high-k dielectric)、其它適合作為閘極介電層之介電材料、或上述之組合。高介電常數介電質可包括金屬氧化物，例如Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu之氧化物或上述之混合物。此介電層240可由本領域之通常步驟形成，例如原子層沉積、化學氣相沉積、物理氣相沉積、熱氧化法、紫外線-臭氧氧化法(UV-Ozone oxidation)、或上述之組合。此介電層240之厚度可為約2000埃至約10,000埃。

參照第2F圖，以圖案化罩幕層40作為罩幕進行蝕刻步驟500以移除隔離結構230以於主體區212與飄移區214之間形成溝槽232，此蝕刻步驟500亦移除部分介電層240以形成鄰近溝槽232之閘極介電層241。此閘極介電層241之至少一邊可具有傾斜之側壁241a。應瞭解的是，儘管第2F圖顯示傾斜之側壁，側壁241a可為垂直之側壁或其它任何適合之形狀。蝕刻步驟500可為乾蝕刻、濕蝕刻或其它相似之蝕刻步驟。此圖案化罩幕層40可為光阻層或硬罩幕層，此硬罩幕層可為氮化矽、氮氧化矽或其它相似的材料。於蝕刻步驟500後，移除圖案化罩幕層40。

參照第2G圖，形成襯層250內襯於溝槽232且與閘極介電層241鄰接。襯層250亦可覆蓋閘極介電層241露出之基底的上表面。在一實施例中，襯層250可藉由氧化步驟將基底210氧化而形成，例如可藉由熱氧化法、紫外線-臭氧氧化法、 或其它相似之步驟。在另一實施例中，襯層250可藉由沈積步驟形成，例如化學氣相沉積、物理氣相沉積或其它相似之步驟。此襯層250可比閘極介電層241薄。在一些實施例中，襯層250之厚度可為約100-500埃。

參照第2H圖，形成閘極電極260於閘極介電層241及部分襯層250上。此閘極電極260至少部分延伸入溝槽232。此閘極電極260之材料可包括金屬、多晶矽、矽化鎢(WSi₂)、或上述之組合。形成閘極電極260之方法可為低壓化學氣相沉積、電漿輔助化學氣相沉積、其它任何適合之步驟、或上述之組合。閘極電極260可具有階梯260a，此階梯260a係由閘極介電層241與襯層250之高度差所造成。在一實施例中，閘極電極260可順應性形成於溝槽中，因此閘極電極260可具有對應溝槽232之凹部262。在另一實施例中，閘極電極260可完全填滿溝槽232且可具有平坦之上表面，如第2I圖所示。

參照第2J圖，形成源極區270於主體區212中，且形成汲極區280於飄移區214中。源極區270及汲極區280可藉由本領域通常使用之摻雜步驟形成，例如離子佈植步驟。

可形成例如為層間介電層或源極/汲極電極(未顯示)之傳統半導體裝置之元件以完成半導體裝置200。此元件之形成方法為本領域之習知步驟，故不在此敘述。

本揭露提供之半導體裝置200具有形成於溝槽232中之閘極電極260。本揭露之半導體裝置相較於傳統半導體裝置至少具有以下之優點。第一，延伸入溝槽232之閘極電極260提供較短之電流間距P(如第2J圖所示)，使半導體裝置200具有 較低之導通電阻(R_on)。第二，由於閘極電極260之設計，在降低半導體裝置200之導通電阻的同時可維持崩潰電壓之水平。

應瞭解的是，儘管圖式中繪示的半導體裝置200於閘極電極上僅具有一溝槽，然而根據設計需要，只要此半導體裝置可提供較短之間距，閘極電極上可具有一個以上之溝槽。

第3A-3J圖係本發明實施例之半導體裝置300’在其製造方法中各階段的剖面圖或上視圖，其中第3A-3C圖顯示形成半導體裝置300之主體區及飄移延伸區對。參見第3A圖，提供具有第一導電型之基底310。基底310可為主體矽基底、絕緣層上覆矽基底、或其它相似之基底。在一些實施例中，基底310之第一導電型可為P型，例如基底310可為硼摻雜之基底。在其它實施例中，基底310之第一導電型可為N型，例如基底310可為磷或砷摻雜之基底。基底310亦可為其它任何適合之基底，例如化合物半導體基底、或多層基底。

參見第3B圖，形成多個隔離結構330、330a及330b。在一實施例中，隔離結構330、330a及330b可為淺溝槽隔離。淺溝槽隔離330可使用傳統形成淺溝槽隔離之製程形成，此處不再詳細描述此製程。此製程可包括：依序形成第一絕緣層(例如為氧化矽(SiO_x))及第二絕緣層(例如為氮化矽(SiN_x))於基底310上。接著，選擇性蝕刻此第一及第二絕緣層及基底310以形成一溝槽於基底310中。成長一富含氮之襯層(例如為氮氧化矽(Si_xO_yN_z))於此溝槽之表面或側壁上，接著，以例如為化學氣相沉積之沈積步驟沈積間隙填充材料(例如二氧化矽或硼磷矽玻璃)於基底310之表面上，其中此間隙填充材 料填入此溝槽。接著對此間隙填充材料進行退火步驟，並藉由例如為化學機械研磨的傳統方法將基底310平坦化以移除多餘的間隙填充材料，使溝槽中的間隙填充材料部分與基底的上表面齊平。應注意的是，上述製程僅用於舉例說明，本揭露不應以此為限。

參見第3C圖，形成圖案化罩幕層20於基底310上。此圖案化罩幕層20露出預定之延伸區。此圖案化罩幕層20可為光阻層或硬罩幕層，此硬罩幕層可為氮化矽、氮氧化矽或其它相似的材料。進行摻雜步驟300以將具有第二導電型之摻質選擇性摻雜入半導體基底310以定義飄移延伸區對314a及314b。此第二導電型與第一導電型不同。於飄移延伸區對314a及314b形成後，移除圖案化罩幕層20。部分隔離結構330可延伸入飄移延伸區314b。

參照第3D圖，於飄移延伸區對314a及314b形成後，進行摻雜步驟400以將具有第一導電型之摻質(選擇性)摻雜入半導體基底310之預定區以定義主體區312。在一些實施例中，基底310之摻雜濃度高於主體區312之摻雜濃度。例如，當主體區312為P型時，基底310可為重摻雜P型(P+)。

於第3D圖所示之步驟後，形成介電層340於基底310上，如第2E圖所示。介電層340可包括氧化矽、氮化矽、氮氧化矽、高介電常數介電質(high-k dielectric)、其它適合作為閘極介電層之介電材料、或上述之組合。高介電常數介電質可包括金屬氧化物，例如Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、 Yb、Lu之氧化物或上述之混合物。此介電層340可由本領域之通常步驟形成，例如原子層沉積、化學氣相沉積、物理氣相沉積、熱氧化法、紫外線-臭氧氧化法(UV-Ozone oxidation)、或上述之組合。此介電層340之厚度可為約3000埃至約10,000埃。

參照第3F圖，以圖案化罩幕層40作為罩幕進行蝕刻步驟500以移除隔離結構330以形成溝槽332，此蝕刻步驟500亦移除部分介電層340以形成鄰近溝槽332之閘極介電層341。此閘極介電層341之至少一邊可具有傾斜之側壁341a。應瞭解的是，儘管第2F圖顯示傾斜之側壁，側壁341a可為垂直之側壁或其它任何適合之形狀。蝕刻步驟500可為乾蝕刻、濕蝕刻或其它相似之蝕刻步驟。此圖案化罩幕層40可為光阻層或硬罩幕層，此硬罩幕層可為氮化矽、氮氧化矽或其它相似的材料。於蝕刻步驟500後，移除圖案化罩幕層40。

參照第3G圖，形成襯層350內襯於溝槽332且與閘極介電層341鄰接。襯層350亦可覆蓋閘極介電層341露出之基底的上表面。在一實施例中，襯層350可藉由氧化步驟將基底310氧化而形成，例如可藉由熱氧化法、紫外線-臭氧氧化法、或其它相似之步驟。在另一實施例中，襯層350可藉由沈積步驟形成，例如化學氣相沉積、物理氣相沉積或其它相似之步驟。此襯層350可比閘極介電層341薄。在一些實施例中，襯層350之厚度可為約100-500埃。

參照第3H圖，形成閘極電極360於閘極介電層341及部分襯層350上。此閘極電極360至少部分延伸入溝槽332。此閘極電極360之材料可包括金屬、多晶矽、矽化鎢(WSi₂)、 或上述之組合。形成閘極電極360之方法可為低壓化學氣相沉積、電漿輔助化學氣相沉積、其它任何適合之步驟、或上述之組合。閘極電極360可具有階梯360a，此階梯360a係由閘極介電層341與襯層350之高度差所造成。在一實施例中，閘極電極360可順應性形成於溝槽中，因此閘極電極360可具有對應溝槽332之凹部362。在另一實施例中，閘極電極360可完全填滿溝槽332且可具有平坦之上表面，如第3I圖所示。

參照第3J圖，形成源極區370於飄移延伸區314b中，且形成汲極區380於飄移延伸區314a中。源極區370及汲極區380可藉由本領域通常使用之摻雜步驟形成，例如離子佈植步驟。

可形成例如為層間介電層或源極/汲極電極(未顯示)之傳統半導體裝置之元件以完成半導體裝置300。此元件之形成方法為本領域之習知步驟，故不在此敘述。

本揭露提供之雙擴散半導體裝置300具有形成於溝槽332中之閘極電極360。延伸入溝槽之閘極電極360提供較短之電流間距P，使半導體裝置具有較低之導通電阻(R_on)且同時可維持半導體裝置之崩潰電壓數值。

應瞭解的是，儘管圖式中繪示的半導體裝置於閘極電極上僅具有一溝槽，然而根據設計需要，只要此半導體裝置可提供較短之間距，閘極電極上可具有一個以上之溝槽。

應瞭解的是，儘管本揭露之實施例僅揭示特定之半導體裝置，然而本揭露之延伸入隔離結構之閘極電極亦可應用於其它半導體裝置，例如金氧半場效電晶體(MOSFET)、增 強空乏型金氧半導體(enhancement depletion metal-oxide Semiconductor，EDMOS)等。

雖然本發明的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。此外，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本發明使用。因此，本發明之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本發明之保護範圍也包括各個申請專利範圍及實施例的組合。

210‧‧‧基底

212‧‧‧主體區

214‧‧‧飄移區

230a、230b‧‧‧隔離結構

232‧‧‧溝槽

241‧‧‧閘極介電層

250‧‧‧襯層

260‧‧‧閘極電極

262‧‧‧凹部

270‧‧‧源極區

280‧‧‧汲極區

P‧‧‧間距

Claims (24)

1. 一種半導體裝置，包括：一基底，具有一第一導電型，且包括：一主體區，具有該第一導電型；一源極區，形成於該主體區中；一飄移區，具有一第二導電型且鄰近該主體區，其中該第一導電型與該第二導電型不同；及一汲極區，形成於該飄移區中；一溝槽，形成於該主體區與該飄移區之間的該基底中；一閘極介電層，鄰近該溝槽；一襯層，內襯於該溝槽且與該閘極介電層鄰接；以及一閘極電極，形成於該閘極介電層上，且延伸入該溝槽。
2. 如申請專利範圍第1項所述之半導體裝置，其中該襯層比該閘極介電層薄。
3. 如申請專利範圍第2項所述之半導體裝置，其中該襯層之厚度為100-500埃。
4. 如申請專利範圍第2項所述之半導體裝置，其中該閘極介電層之厚度為2,000-10,000埃。
5. 如申請專利範圍第1項所述之半導體裝置，其中該閘極電極凹陷於該溝槽處。
6. 如申請專利範圍第1項所述之半導體裝置，其中該閘極電極完全填滿該溝槽，且形成一平坦上表面於該溝槽處。
7. 如申請專利範圍第1項所述之半導體裝置，其中該閘極電極包括金屬、多晶矽、金屬矽化物或上述之組合。
8. 一種半導體裝置，包括：一基底，具有一第一導電型，且具有一主體區；一飄移延伸區對，具有一第二導電型，且自該主體區之一上表面延伸至該主體區中，其中該第一導電型與該第二導電型不同；一源極區，形成於該飄移延伸區之其一，及一汲極區，形成於該飄移延伸區之另一；一溝槽，形成於上述其中一個飄移延伸區之中，並延伸入位於該飄移延伸區對之間的主體區部分；一閘極介電層，鄰近該溝槽；一襯層，內襯於該溝槽且與該閘極介電層鄰接；以及一閘極電極，形成於該閘極介電層上，且延伸入該溝槽。
9. 如申請專利範圍第8項所述之半導體裝置，其中該襯層比該閘極介電層薄。
10. 如申請專利範圍第9項所述之半導體裝置，其中該襯層之厚度為100-500埃。
11. 如申請專利範圍第9項所述之半導體裝置，其中該閘極介電層之厚度為2,000-10,000埃。
12. 如申請專利範圍第8項所述之半導體裝置，其中該閘極電極凹陷於該溝槽處。
13. 如申請專利範圍第8項所述之半導體裝置，其中該閘極電極完全填滿該溝槽，且形成一平坦上表面於該溝槽處。
14. 如申請專利範圍第8項所述之半導體裝置，其中該閘極電極包括金屬、多晶矽、金屬矽化物或上述之組合。
15. 一種半導體裝置之製造方法，包括：提供一基底，具有一第一導電型；形成一主體區於該基底中，且該主體區具有該第一導電型；形成一飄移區於該基底中，該飄移區具有一第二導電型且鄰近該主體區，其中該第一導電型與該第二導電型不同；形成一淺溝槽隔離於該主體區與該飄移區之間的該基底中；形成一介電層於該基底上；移除該淺溝槽隔離及部分該介電層以分別形成一溝槽及一鄰近該溝槽之閘極介電層；形成一襯層內襯於該溝槽且與該閘極介電層鄰接；形成一閘極電極於該閘極介電層上且延伸入該溝槽；以及形成一源極區於該主體區中，及一汲極區於該飄移區中。
16. 如申請專利範圍第15項所述之半導體裝置之製造方法，其中該襯層比該閘極介電層薄。
17. 如申請專利範圍第15項所述之半導體裝置之製造方法，其中該閘極電極凹陷於該溝槽處。
18. 如申請專利範圍第15項所述之半導體裝置之製造方法，其中該閘極電極完全填滿該溝槽，且形成一平坦上表面於該溝槽處。
19. 如申請專利範圍第15項所述之半導體裝置之製造方法，其中該閘極電極包括金屬、多晶矽、金屬矽化物或上述之組合。
20. 一種半導體裝置之製造方法，包括： 提供一基底，具有一第一導電型；形成一主體區於該基底中，且該主體區具有該第一導電型；形成一飄移延伸區對於該主體區中，該飄移延伸區對具有一第二導電型，其中該第一導電型與該第二導電型不同；形成一淺溝槽隔離於上述其中一個飄移延伸區之中，其中該淺溝槽隔離延伸入位於該飄移延伸區對之間的主體區部分；形成一介電層於該基底上；移除該淺溝槽隔離及部分該介電層以分別形成一溝槽及一鄰近該溝槽之閘極介電層；形成一襯層內襯於該溝槽且與該閘極介電層鄰接；形成一閘極電極於該閘極介電層上且延伸入該溝槽；以及形成一源極區於該飄移延伸區之其一之中，及一汲極區於該飄移延伸區之另一之中。
21. 如申請專利範圍第20項所述之半導體裝置之製造方法，其中該襯層比該閘極介電層薄。
22. 如申請專利範圍第20項所述之半導體裝置之製造方法，其中該閘極電極凹陷於該溝槽處。
23. 如申請專利範圍第20項所述之半導體裝置之製造方法，其中該閘極電極完全填滿該溝槽，且形成一平坦上表面於該溝槽處。
24. 如申請專利範圍第20項所述之半導體裝置之製造方法，其中該閘極電極包括金屬、多晶矽、金屬矽化物或上述之組合。