CN104979342A - 具有静电放电保护结构的半导体器件 - Google Patents
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Abstract
本发明涉及具有静电放电保护结构的半导体器件。一种半导体器件包括半导体基体，该半导体基体具有第一表面和与第一表面相对的第二表面。半导体器件进一步包含半导体基体的第一表面上的第一隔离层和第一隔离层上的第一静电放电保护结构。第一静电放电保护结构具有第一端子和第二端子。第二隔离层被提供在静电放电保护结构上。第二隔离层上的栅极接触区域被电耦合到第一静电放电保护结构的第一端子。电接触结构被布置在栅极接触区域与半导体基体之间的重叠区域中。电接触结构被电耦合到第一静电放电保护结构的第二端子并且与栅极接触区域电隔离。
Description
背景技术
半导体应用中的重要部件是固态开关。作为示例，开关将汽车应用或工业应用的负载打开和关断。固态开关典型地包含例如场效应晶体管（FET）像金属氧化物半导体FET（MOSFET）或绝缘栅双极晶体管（IGBT）。
在这些应用中，晶体管的栅极和源极之间的栅极电介质的损坏可能由半导体器件的栅极接触区域与源极接触区域之间的静电放电事件所引起。为了保护栅极电介质免于静电放电事件，静电放电（ESD）保护结构被提供。ESD保护结构保护晶体管免于例如在组装或操作期间的静电放电。这些ESD保护结构要求集成半导体器件内的不可忽略的面积。
因此，期望提供具有增强的ESD保护特性和优化的面积效率的半导体器件结构。
发明内容
依据实施例，一种半导体器件包含半导体基体，该半导体基体具有第一表面和与第一表面相对的第二表面。半导体器件进一步包含半导体基体的第一表面上的第一隔离层和第一隔离层上的第一静电放电保护结构。第一静电放电保护结构具有第一端子和第二端子。第二隔离层被提供在静电放电保护结构上。第二隔离层上的栅极接触区域被电耦合到第一静电放电保护结构的第一端子。电接触结构被布置在栅极接触区域与半导体基体之间的重叠区域中。电接触结构被电耦合到第一静电放电保护结构的第二端子并且与栅极接触区域电隔离。
本领域技术人员在阅读下面详细的描述时和在观看附图时将认识到附加的特征和优点。
附图说明
附图被包含以提供对本发明的进一步理解，并且被并入在本说明书中且构成它的一部分。附图图解本发明的实施例并且与描述一起用来解释本发明的原理。将易于理解本发明的其它实施例和预期的优点，因为通过参考下面的详细描述，它们变得更好理解。
图1是依据实施例的半导体器件的部分的示意性横截面视图。
图2A和2B是依据不同实施例的半导体器件的部分的示意性平面图。
图3A到3D是依据不同实施例的沿着图2A或图2B的截面A-A'得到的包括布置在栅极接触区域与半导体基体之间的重叠区域中的电接触结构的半导体器件的部分的示意性横截面视图。
图4A和4B是依据不同实施例的沿着图2A或图2B的截面A-A'得到的进一步包括布置在栅极接触区域与半导体基体之间的重叠区域中的晶体管单元的半导体器件的部分的示意性横截面视图。
具体实施方式
在下面详细描述中，参考附图，附图形成其中的一部分，并且在附图中通过图解的方式示出其中可以实施本发明的特定实施例。要理解的是，在不脱离本发明的范围情况下，可以利用其它实施例并且可以做出结构的或逻辑的改变。例如，针对一个实施例图解或描述的特征能够被使用在其它实施例上或者与其它实施例结合使用以产生又进一步的实施例。旨在本发明包含这样的修改和变化。使用特定语言来描述示例，所述特定语言不应该被解释为限制所附权利要求书的范围。附图不是成比例的并且仅为了图解的目的。为了清楚起见，在不同的附图中通过对应的参考已指定相同元件，如果不是另外声明。
术语“具有”、“含有”、“包含”、“包括”等是开放的并且该术语指示所声明的结构、元素或特征的存在，但不排除附加元素或特征。冠词“一”、“一个”和“该”旨在包含复数以及单数，除非上下文另外清楚指示。
术语“电连接”描述电连接元件之间的永久的低欧姆连接，例如涉及的元件之间的直接接触或经由金属和/或高掺杂的半导体的低欧姆连接。术语“电耦合”包含适配于信号传送的一个或多个介入元件可以被提供在电耦合元件之间，例如电阻器、电阻性元件或可控以临时性提供处于第一状态的低欧姆连接和处于第二状态的高欧姆电去耦的元件。
附图通过接近掺杂类型“n”或“p”指示“-”或“+”来图解相对掺杂浓度。例如，“n-”意味着低于“n”掺杂区域的掺杂浓度的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域更高的掺杂浓度。相同的相对掺杂浓度的掺杂区域不必具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区域可以具有相同或不同的绝对掺杂浓度。
图1是依据实施例的半导体器件10的部分的示意性横截面视图。
半导体器件10包括半导体基体100，该半导体基体100具有第一表面101和与第一表面101相对的第二表面102。半导体器件10进一步包括半导体基体100的第一表面101上的第一隔离层200和第一隔离层200上的第一静电放电保护结构310。第一静电放电保护结构310具有第一端子312和第二端子314。第二隔离层400被提供在第一静电放电保护结构310上。第二隔离层400上的栅极接触区域500被电耦合到第一静电放电保护结构310的第一端子312。电接触结构600被布置在栅极接触区域500与半导体基体100之间的重叠区域中。电接触结构600被电耦合到第一静电放电保护结构310的第二端子314并且与栅极接触区域500电隔离。依据实施例，电接触结构600可以被电耦合到源极端子S，如在图1中由第一虚线指示的。通过在栅极接触区域500下面提供耦合到源极端子S的电接触结构600，第一静电放电保护结构310的面积高效的布置被实现。依据另一个实施例，电接触结构600可以被电耦合到与源极端子S电耦合的半导体基体100内的半导体区域，如在图1中由第二虚线指示的。通过提供被电耦合到半导体基体100的电接触结构600，第一静电放电保护结构310具有到半导体基体100的增强的热耦合。
半导体器件10可以包括功率半导体元件，诸如IGBT（绝缘栅双极晶体管）例如RC-IGBT（反向导通IGBT）、RB-IGBT（反向阻断IGBT）以及包含MOSFET（金属氧化物半导体场效应晶体管）的IGFET（绝缘栅极场效应晶体管）。半导体器件10也可以包括超级结晶体管、沟槽场效应晶体管，或经由栅极端子控制负载电流的任何进一步晶体管器件。在减少半导体器件10的芯片尺寸时，更小的输入电容导致由半导体器件10的栅极与源极之间的静电放电事件引起的提高的损坏风险。
在图2A的平面图中，晶体管单元经由源极接触区域700来接触，其中栅极接触区域500被提供在半导体器件10的边沿部分中。在将半导体器件10形成为功率半导体元件时，栅极接触区域500和源极接触区域700的金属化的产生的厚度可以在1 μm到10 μm或3 μm到7 μm的范围内，并且栅极接触区域500和源极接触区域700可以以在5 μm到20 μm或10 μm到15 μm的范围内的最小距离B来分离。如在图2B中示出的，栅极接触区域500可以也被布置在半导体器件10的中间部分中，其中源极接触区域700围绕栅极接触区域500。
图3A是依据实施例的沿着图2A或图2B的截面A-A'得到的半导体器件10的部分的示意性横截面视图。
可以从如下材料来提供半导体基体100：单晶半导体材料，例如硅Si、碳化硅SiC、锗Ge、硅锗晶体SiGe、氮化镓GaN或砷化镓GaAs。第一和第二表面101、102之间的距离被选择以实现指定的电压阻断能力并且可以是至少20 μm，例如至少50 μm。其它实施例可以提供具有几个100 μm的厚度的半导体基体100。半导体基体100可以具有矩形形状，该矩形形状具有在几毫米范围内的边沿长度。第一和第二表面101、102的法线限定垂直方向并且与法线方向正交的方向是横向方向。
半导体基体100可以包括漏极区110和漂移区120，其将被进一步描述在图4A和4B的视图中。第一隔离层200被形成在半导体基体100的第一表面101上。第一隔离层200可以包含被适配于隔离半导体基体100与第一隔离层200上的第一静电放电保护结构310的任何电介质或电介质的组合。第一隔离层200可以包含例如氧化物、氮化物、氮氧化物、高k材料、酰亚胺、绝缘树脂或玻璃的一个或任何组合。第一隔离层200可以包含例如通过硅的局域氧化（LOCOS）工艺形成的场氧化物。如能够在图3A中看到的，第一隔离层200可以包含在第一静电放电保护结构310与半导体基体100之间的重叠区域中的场电介质诸如场氧化物，并且可以进一步包含在源极接触区域700与半导体基体100之间的重叠区域中的栅极电介质诸如栅极氧化物。第一隔离层200的场电介质的厚度可以在0.5 μm到5 μm或1 μm到3 μm的范围内，第一隔离层200的栅极电介质的厚度可以在20 nm到150 nm或40 nm到120 nm的范围内。
第二隔离层400被形成在第一静电放电保护结构310和第一隔离层200上。第二隔离层400可以包括第一到第三电介质层410、420和430的堆叠。第一电介质层410可以包含四乙基原硅酸盐（TEOS）/未掺杂硅酸盐玻璃（USG）薄膜。第二隔离层400的第一电介质层的厚度可以在50 nm到500 nm的范围内。第二电介质层420可以包含磷硅酸盐玻璃（PSG）或硼磷硅酸盐玻璃（BPSG）。第二隔离层400的第二电介质层的厚度可以在200 nm到2 μm的范围内。第二隔离层400的第三电介质层430可以包含氧化硅、氮化物或氮氧化物层中的至少一个，其被形成在栅极接触区域500与电接触结构600之间。第二隔离层400的第三电介质层430的厚度可以在40 nm到1000 nm的范围内或在100 nm到300 nm的范围内。栅极接触区域500被形成在第二隔离层400上。接近栅极接触区域500，源极接触区域700被形成在第二隔离层400上，其以距离B与栅极接触区域500间隔开（也参看图2A和图2B）。在栅极接触区域500和源极接触区域700上形成钝化层800，其可以包含例如酰亚胺、氮化物、氧化物或氮氧化物的一个或任何组合。
栅极接触区域500包含：栅极接触部分510，其经由接触塞子520被电耦合到第一静电放电保护结构310的第一端子312；以及栅极垫530。栅极接触区域500的栅极接触部分510被钝化层800覆盖，其中栅极垫530是未被钝化层800覆盖的栅极接触区域500的暴露的部分。栅极垫530可以被用于向要被连接到外部器件或元件的栅极接触区域500提供接合接触。在实施例中，栅极接触区域500也可以包括半导体器件10的边沿部分处的栅极流道（runner）结构或布置在半导体器件10的晶体管单元阵列内的栅极指形结构。
除了第一静电放电保护结构310以外，可以提供第二静电放电保护结构320。第二静电放电保护结构320可以与第一静电放电保护结构310一起被形成在第一隔离层200上，其中第二静电放电保护结构320包含经由接触塞子520电耦合到栅极接触区域500的第一端子322和电耦合到源极接触区域700的第二端子324。源极接触区域700包含被电耦合到晶体管的源极的源极接触部分710和被电耦合到第二静电放电保护结构320的第二端子324的接触塞子720。依据实施例，第二静电放电保护结构320的第二端子324可以被布置在源极接触区域700与半导体基体100之间的重叠区域中。
栅极接触区域500和源极接触区域700例如由于光刻图样化可以是共同金属布线层的分离部分，其中半导体器件10包括包含栅极接触区域500和源极接触区域700的单个金属布线层以及电接触结构600。
栅极接触区域500和源极接触区域700可以被形成为包含接触塞子520、720、栅极和源极接触部分510、710以及栅极垫530的金属层结构。这样的金属层结构可以包括或含有作为（一个或多个）主要成分的铝Al、铜Cu或者铝或铜的合金，例如AlSi、AlCu、或AlSiCu。依据其它实施例，栅极接触区域500和源极接触区域700可以含有一个、两个、三个或更多个子层，每个子层含有作为主要成分的镍Ni、钛Ti、银Ag、金Au、钨W、铂Pt和钯Pd中的至少一个。例如，子层可以含有金属氮化物或金属合金，该金属合金含有Ni、Ti、Ag、Au、W、Pt、Pd和/或Co。
在图3A的实施例中，第一静电放电保护结构310和第二静电放电保护结构320共同具有第一端子312、322。
第一静电放电保护结构310和/或第二静电放电保护结构320可以包含具有串联连接的第一和第二区的至少一个多晶硅二极管。在本文中，产生的二极管可以是双向的，其具有奇数数目的第一和第二区，例如n-p-n-…-p-n结构。产生的二极管也可以是单向的，其具有偶数数目的第一和第二区，例如n-p-n-…-p结构。如在图3A中示出的，第一静电放电保护结构310可以包含第一隔离层200上的多晶硅层300，其具有沿着横向方向交替布置的相对导电类型的第一区316和第二区318。以相同的方式，第二静电放电保护结构可以包含第一隔离层200上的多晶硅层300，其具有沿着横向方向交替布置的相对导电类型的第一区326和第二区328。
第一和第二静电放电保护结构310和320可以被同时形成。详细地，第一静电放电保护结构310和第二静电放电保护结构320可以通过在第一隔离层200上形成第一导电类型的多晶硅层300来制造。在形成多晶硅层300之后，掩模层（未示出）例如硬掩模层或抗蚀剂层被形成在多晶硅层300上并且通过光刻工艺被图样化，使得第二区318、328不被掩模层覆盖。在随后的注入工艺中，第二导电类型的掺杂剂被引入到在多晶硅层300上不被掩模层覆盖的暴露的第二区318、328以形成第二导电类型的第二区318、328。因此，第一区316、326和第二区318、328中的每个包括第一导电类型的第一掺杂剂，并且第二区318、328进一步包括过补偿第一导电类型的第一掺杂剂的第二导电类型的第二掺杂剂。在另一个实施例中，第一区316、326中的每个可以包括第一导电类型的第一掺杂剂并且第二区318、328在没有过补偿第一导电类型的第一掺杂剂的情况下可以仅包括第二导电类型的第二掺杂剂。在本文中，在分离的工艺中例如通过离子注入和/或扩散分别将第一掺杂剂引入到第一区316、318中并且将第二掺杂剂引入到第二区236、328中，其中第一和第二区316、326；318、328之间的重叠区可以包括由于掺杂剂的扩散导致的第一和第二掺杂剂。
结果，布置在横向方向上的具有多晶硅层300中的第一和第二区的区边界处的交替pn结（二极管）的多晶硅二极管链或串被形成。在实施例中，区的掺杂浓度被适配，使得串联连接的齐纳二极管被形成在多晶硅层300内。通过各自包含第一区316、326和第二区318、328的相继二极管的数目，第一和第二静电放电保护结构310或320的击穿电压能够被调整。
分别在第一端子312、322与第二端子314、324之间的第一和/或第二静电放电保护结构310、320的长度可以在5 μm到150 μm或20 μm到50 μm的范围内。依据图3A-3D、2A和2B的第一静电放电保护结构310的面积可以在5000 μm2到10000 μm2的范围内。第一静电放电保护结构310和第二静电放电保护结构320不要求附加的芯片面积，因为第一静电放电保护结构310被构建在半导体基体100与栅极垫500之间，以及第二静电放电保护结构320被构建在栅极垫500和源极接触区域700的布线层（例如金属层）之间并且部分在该布线层下面。
假定每μm二极管宽度1mA的击穿电流，关于HBM（人体模型）测试的静电放电保护结构310、320的鲁棒性可以在200 V到5 kV的范围内。图4A和4B的静电放电保护结构310、320可以被定位在与源极接触塞子730平行的栅极垫500的两个相对侧面上，该源极接触塞子730可以被形成为在栅极垫500下面正运行的晶体管单元的接触孔或条。对于栅极垫500的100μm长度而言，关于HBM测试的静电放电保护结构310、320的鲁棒性可以在500 V到2 kV的范围内。对于栅极垫500的500μm长度而言，关于HBM测试的静电放电保护结构310、320的鲁棒性可以在2 kV到5 kV的范围内。
第二静电放电保护结构320也可以被放置在半导体器件10的边沿终止结构内。静电放电保护结构310、320的面积在4 mm长的芯片边沿的情况下可以在20000 μm2到400000 μm2的范围内。在这种情况下，边沿终止的面积和总的芯片面积可以被增加。假定每μm二极管宽度1mA的击穿电流，关于HBM测试的鲁棒性将会在10 kV到14 kV的范围内。第一和/或第二静电放电保护结构310、320的面积可以被适当选择用于耗散由栅极接触区域500与源极接触区域700之间的静电放电事件（ESD事件）引起的能量。
第一和第二静电放电保护结构310、320的第一端子312和322可以被电连接。此外，第一和第二静电放电保护结构310、320的第二端子314和324也可以被电连接以提供具有并联电连接的第一和第二静电放电保护结构310、320的静电放电保护结构。由第一和第二静电放电保护结构310、320的第一区316、326和第二区318、328的区边界处的交替pn结形成的二极管的数目可以是相同的。换句话说，第一和第二静电放电保护结构310、320可以是被并联电连接并且具有相同数目的二极管的二极管链。结果，第一和第二静电放电保护结构310、320的电击穿电压是相同的。由于与第二静电放电保护结构320并联连接的第一静电放电保护结构310的提供，栅极与源极之间的栅极电介质被第一和第二静电放电保护结构310、320两者保护免于受到栅极接触区域500与源极接触区域700之间的静电放电事件损坏。
电接触结构600可以被布置在栅极接触区域500与半导体基体100之间的重叠区域中，其中电接触结构600被电耦合到第一静电放电保护结构310的第二端子314并且与栅极接触区域500电隔离。因此，第一静电放电保护结构310的至少第二端子314可以被布置在栅极接触区域500下面。第一静电放电保护结构310的至少25％可以被布置在栅极接触区域500与第一隔离层200之间的重叠区域中。依据实施例，包括第一和第二静电放电保护结构310、320的多晶硅层300的至少25％可以被布置在栅极接触区域500与第一隔离层200之间的重叠区域中。
通过在栅极接触区域500与第一隔离层200之间的重叠区域中提供第一静电放电保护结构310，附加的静电放电保护元件在没有半导体器件10的芯片表面的附加面积消耗的情况下能够被集成在半导体器件10中。此外，通过提供经由接触塞子520与栅极接触区域500并联连接的第一静电放电保护结构310和第二静电放电保护结构320两者，半导体器件10的ESD保护能力能够被增强。在实施例中，第一静电放电保护结构310的至少80％（没有第二静电放电保护结构320）可以被布置在栅极接触区域500与第一隔离层200之间的重叠区域中。在另一个实施例中，第一静电放电保护结构310的至少70％（没有第二静电放电保护结构320）可以被布置在栅极接触区域500与第一隔离层200之间的重叠区域中。在又一个实施例中，第一静电放电保护结构310的至少60％（没有第二静电放电保护结构320）可以被布置在栅极接触区域500与第一隔离层200之间的重叠区域中。
如能够从图3A看到的，电接触结构600被布置在栅极接触区域500的栅极垫530与半导体基体100之间的重叠区域中。因此，第一静电放电保护结构310的至少第二端子314可以被布置在栅极垫530下面。依据实施例，第一静电放电保护结构310的第二端子314可以被布置在栅极接触区域500与半导体基体100之间的重叠区域中。结果，栅极垫530下面的空间被高效地用于静电放电保护。
在实施例中，电接触结构600包含接触塞子610，其延伸经过第二隔离层400的第一电介质层410和第二电介质层420到包含第一静电放电保护结构310的第二端子314的多晶硅层300的顶表面。电接触结构600的接触塞子610被第三电介质层430覆盖，所述第三电介质层430提供栅极接触区域500与接触塞子610之间的电隔离。电接触结构600的接触塞子610可以与栅极接触区域500的接触塞子520和源极接触区域700的接触塞子720同时形成。此外，电接触结构600、栅极接触区域500和源极接触区域700可以具有相同的导电材料。在实施例中，接触塞子610、520和720可以由多晶硅材料形成。在另一个实施例中，接触塞子610、520和720可以由金属材料诸如例如钨形成。
电接触结构600可以被电耦合到源极接触区域700，其中这样的电耦合可以通过将电接触结构600的接触塞子610与源极接触区域700的接触塞子720连接的导电线来提供。电接触结构600的接触塞子610可以在与如在图2A和2B中示出的截面A-A'正交的方向上在横向方向上延伸，因此第一静电放电保护结构310可以沿着由在图2A和2B中虚线指示的边沿部分500a被布置在栅极接触区域500下面。边沿部分500a可以包含与源极接触区域700邻近的栅极接触区域500的完全边沿部分，或栅极接触区域500的仅部分，例如栅极接触区域500的仅一个侧面。栅极接触区域500的边沿部分500a的宽度可以在20 μm到100 μm的范围内，栅极接触区域500的宽度可以在100 μm到1000 μm的范围内。
图3B是依据另一个实施例的半导体器件的部分的示意性横截面视图。与图3A的实施例的特征类似的图3B的实施例的那些特征将不再被描述并且对上面给出的细节进行参考。
如能够从图3B看到的，电接触结构600被电耦合到半导体基体100内的半导体区130，其中半导体区130可以被电耦合到源极接触区域700。半导体区130具有第二导电类型以向第一导电类型的半导体基体100提供pn结。图3B的电接触结构600包括：第一接触塞子620，其延伸经过要与第一静电放电保护结构310的第二端子314电耦合的第二隔离层400的第一电介质层410；第二接触塞子640，其延伸经过要与半导体区130电耦合的第一隔离层200和第二隔离层400的第一电介质层410；以及将图3B的电接触结构600的第一接触塞子620与第二接触塞子640电连接的桥接部分630。第一隔离层200包含：第一和第二静电放电保护结构310、320与半导体基体100之间的重叠区域内的场氧化物；以及具有比栅极接触区域500与半导体区130之间的重叠区域中的场氧化物更小厚度的栅极氧化物。电接触结构600的第二接触塞子640也可以被布置在栅极垫530与半导体基体100之间的重叠区域中。通过提供被电耦合到半导体基体100的电接触结构600，第一静电放电保护结构310具有到半导体基体100的增强的热耦合。
图3C是依据又一个实施例的半导体器件10的部分的横截面视图。与图3A和图3B的实施例的特征类似的图3C的实施例的特征将不再被描述并且对上面给出的细节进行参考。
如在图3C中示出的，电接触结构600沿着垂直方向从第一静电放电保护结构310的第二端子314延伸经过第一隔离层200到半导体基体100内的半导体区130。第二导电类型的半导体区130被进一步嵌入在第二导电类型的半导体阱区140内。半导体区130的净掺杂剂浓度可以大于半导体阱区140的净掺杂剂浓度，例如是半导体阱区140的净掺杂剂浓度的10到10000倍。半导体区130的净掺杂剂浓度可以在1 x 1018 cm-3到5 x 1020 cm-3的范围内。半导体阱区140的净掺杂剂浓度可以在1 x 1013 cm-3到1 x 1017 cm-3的范围内。
通过在第一和第二静电放电保护结构310、320与半导体基体100之间的重叠区域中提供半导体阱区140，静电屏蔽通过半导体阱区140与半导体基体100之间的反向偏置pn结来提供。半导体阱区140也可以在第一导电类型的半导体基体100中提供与邻近阱区的隔离。图3C的电接触结构600包括：端子接触部分660，其邻接包含第一静电放电保护结构310的第二端子314的多晶硅层300的顶表面以及第二端子314的侧面部分；以及接触塞子650，其延伸经过要与半导体基体100内的半导体区130电耦合的第一隔离层200和第二隔离层400的第一电介质层410。
图3C的电接触结构600可以通过如下方式来形成：将第一电介质层410和第一隔离层200图样化，使得半导体区130内的第一表面101以及包含第二端子314的多晶硅层300的顶表面的部分被接触孔暴露。此后，将暴露半导体区130和第二端子314的接触孔通过沉积金属层堆叠（例如Ti、TiN、W）或多晶硅层或该组合来填充。通过金属或多晶硅层的图样化，在图3C中示出的电接触结构600被形成。此后，电接触结构600被第二隔离层400的第二电介质层420覆盖。
图3D是依据又一个实施例的半导体器件10的部分的横截面视图。如能够从图3D看到的，第一隔离层200可以是栅极电介质。第一和第二静电放电保护结构310、320被形成在薄的第一隔离层200上，这导致由于第一和第二静电放电保护结构310、320与半导体基体100之间的增强的热耦合引起的减少的热瞬态阻抗。栅极电介质可以是具有在5nm到200nm范围内或在40nm到120nm范围内的厚度的氧化硅。
在图3D的实施例中，电接触结构600包含：第一接触塞子670，被电耦合到第一静电放电保护结构310的第二端子314；第二接触塞子690，被电耦合到半导体区130；以及桥接部分680，用于将第一接触塞子670与第二接触塞子690电连接。第一接触塞子670延伸经过第二隔离层400并且第二接触塞子690延伸经过第一隔离层200和第二隔离层400。在桥接部分680上形成第三电介质层430，其中氧化物/氮化物间隔部435被形成在桥接部分680的边沿部分处以将桥接部分680与栅极接触区域500电绝缘。在图3D的实施例中，第二隔离层400仅包含第一电介质层410和第三电介质层430。然而，第二隔离层400可以包括多个电介质层。此外，在图3A到图3D中示出的所有特征在没有明确排除的情况下可以被组合。特别地，电接触结构600的不同结构可以与半导体阱区140的存在或不存在组合。进一步，在所有实施例中，第一隔离层200可以是栅极电介质或场电介质。
图4A是包括布置在栅极接触区域500与半导体基体100之间的重叠区域中的晶体管单元900的半导体器件10的部分的横截面视图。如能够从图4A看到的，第一和第二静电放电保护结构310、320被形成在为栅极电介质的第一隔离层200上。图4A的电接触结构600包括接触塞子610，该接触塞子610具有与图3A的电接触结构600的接触塞子610的结构类似的结构。在栅极垫530与半导体基体100之间的重叠区域中，晶体管单元900被形成。晶体管单元900中的每个包括在第一隔离层上形成的栅极电极330、与半导体基体100的第一表面101接触并且延伸到半导体基体100中的源极区段150、以及其中源极区段150被嵌入的基体区段160。源极区段150具有第一导电类型并且基体区段160具有第二导电类型。而且，第一导电类型的漏极区110被提供在半导体基体100的第二表面102处。漂移区120被形成在漏极区110与基体区段160之间并且具有第一导电类型。在超级结器件的情况下，第一导电类型和第二导电类型的柱状物或泡状物能够被实施均在半导体阱区140和有源晶体管单元场下面。而且，第二导电类型的柱状物或泡状物能够与半导体阱区140重叠。
在实施例中，栅极电极330与第一和第二静电放电保护结构310、320同时形成并且可以是多晶硅层300的部分。电接触结构600的接触塞子610可以被电耦合到源极接触区域700。源极接触塞子730可以电耦合源极区段150到源极接触区域700。
栅极接触区域500与第一静电放电保护结构310之间的重叠区域的宽度可以在10 μm到200 μm的范围内或在20 μm到100 μm的范围内。
依据实施例，如在图3A、3C、3D、4A和4B中示出的栅极垫500下面的第一静电放电保护结构310也可以沿着横向方向被折叠，从而从第一端子312延伸到第二端子314。特别地，第一静电放电保护结构310可以被镜像或堆叠，以便提高栅极垫500下面的二极管宽度。
栅极接触区域500或栅极垫530与晶体管单元900之间的重叠区域的宽度可以在50 μm到1000 μm的范围内。
图4B是依据另一个实施例的包括布置在栅极接触区域500与半导体基体100之间的重叠区域中的晶体管单元900的半导体器件10的部分的横截面视图。图4B的实施例不同于如在图4A中示出的实施例在于：电接触结构600包括接触塞子655，其延伸经过第二隔离层400和第一隔离层200同时被电耦合到包含第一静电放电保护结构310的第二端子314的多晶硅层300的顶表面。此外，半导体区130被嵌入在半导体阱区140中。
尽管在本文中已图解和描述了特定实施例，对于本领域的普通技术人员来说将理解的是，在没有脱离本发明的范围的情况下，多种的替代和/或等价的实施方式可以代替示出和描述的特定实施例。本申请旨在覆盖在本文中讨论的特定实施例的任何适配或变化。因此，旨在本发明仅受权利要求书及其等效物限制。
Claims (21)
1.一种半导体器件，包括：
半导体基体，具有第一表面和与所述第一表面相对的第二表面，
所述半导体基体的第一表面上的第一隔离层，
所述第一隔离层上的第一静电放电保护结构，所述第一静电放电保护结构具有第一端子和第二端子，
所述静电放电保护结构上的第二隔离层，
第二隔离层上的栅极接触区域，所述栅极接触区域被电耦合到所述第一静电放电保护结构的第一端子，以及
电接触结构，被布置在所述栅极接触区域与所述半导体基体之间的重叠区域中，所述电接触结构被电耦合到所述第一静电放电保护结构的第二端子并且与所述栅极接触区域电隔离。
2.权利要求1的所述半导体器件，其中所述第一静电放电保护结构包含至少一个多晶硅二极管。
3.权利要求1的所述半导体器件，其中所述第一静电放电保护结构包含第一隔离层上的多晶硅层，该多晶硅层具有沿着横向方向交替布置的相对导电类型的第一区和第二区。
4.权利要求3的所述半导体器件，其中第一区和第二区中的每个包括第一导电类型的第一掺杂剂，并且第二区进一步包括过补偿第一掺杂剂的第二导电类型的第二掺杂剂。
5.权利要求1的所述半导体器件，其中所述第一静电放电保护结构的面积大于5000 μm2，并且其中所述第一静电放电保护结构被适配成通过耗散由栅极接触区域与源极接触区域之间的静电放电事件引起的能量来保护栅极和源极之间的栅极电介质免于损坏。
6.权利要求1的所述半导体器件，其中所述第一静电放电保护结构被布置在栅极接触区域与第一隔离层之间的重叠区域中。
7.权利要求1的所述半导体器件，其中所述第一静电放电保护结构的至少25％被布置在栅极接触区域与第一隔离层之间的重叠区域中。
8.权利要求1的所述半导体器件，其中所述栅极接触区域包含栅极垫。
9.权利要求8的所述半导体器件，其中所述电接触结构的至少部分被布置在栅极垫与半导体基体之间的重叠区域中。
10.权利要求1的所述半导体器件，进一步包括包含栅极接触区域的仅单个金属布线层。
11.权利要求1的所述半导体器件，进一步包括
所述第二隔离层上的源极接触区域，所述源极接触区域被电耦合到所述电接触结构。
12.权利要求1的所述半导体器件，进一步包括
所述第二隔离层上的源极接触区域，以及
第二静电放电保护结构，具有电耦合到栅极接触区域的第一端子和电耦合到源极接触区域的第二端子。
13.权利要求12的所述半导体器件，其中所述第二静电放电保护结构的第二端子被布置在源极接触区域与半导体基体之间的重叠区域中。
14.权利要求12的所述半导体器件，其中所述第一静电放电保护结构和所述第二静电放电保护结构共同具有第一端子。
15.权利要求12的所述半导体器件，其中所述第一静电放电保护结构和所述第二静电放电保护结构是二极管链，所述二极管链被并联电连接并且具有相同数目的二极管。
16.权利要求1的所述半导体器件，其中所述电接触结构被电耦合到半导体基体内的半导体区，所述半导体区被电耦合到源极接触区域。
17.权利要求16的所述半导体器件，其中所述电接触结构沿着垂直方向从所述第一静电放电保护结构的第二端子延伸经过第一隔离层到所述半导体区。
18.权利要求1的所述半导体器件，其中所述第一隔离层是栅极电介质。
19.权利要求1的所述半导体器件，进一步包括在栅极接触区域与半导体基体的第二表面之间形成的晶体管单元。
20.权利要求1的所述半导体器件，其中所述半导体器件是由如下组成的组中的至少一个：场效应晶体管、超级结晶体管、绝缘栅双极晶体管和沟槽场效应晶体管。
21.权利要求1的所述半导体器件，其中所述电接触结构和栅极接触区域具有相同的导电材料。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107195628A (zh) * | 2016-03-15 | 2017-09-22 | 英飞凌科技德累斯顿有限责任公司 | 半导体器件 |
| CN113327923A (zh) * | 2021-05-31 | 2021-08-31 | 东南大学 | 一种静电泄放自保护的异质结半导体器件 |
| WO2022042020A1 (zh) * | 2020-08-26 | 2022-03-03 | 长鑫存储技术有限公司 | 静电保护器件及静电保护电路 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN106024634B (zh) * | 2016-07-06 | 2022-11-18 | 深圳深爱半导体股份有限公司 | 带静电放电保护二极管结构的功率晶体管及其制造方法 |
| DE102017108047A1 (de) * | 2017-04-13 | 2018-10-18 | Infineon Technologies Ag | Halbleitervorrichtung mit struktur zum schutz gegen elektrostatische entladung |
| JP7064309B2 (ja) * | 2017-10-20 | 2022-05-10 | 株式会社ジャパンディスプレイ | ダイオード、トランジスタ、およびこれらを有する表示装置 |
| DE102018103738A1 (de) | 2018-02-20 | 2019-08-22 | Infineon Technologies Austria Ag | Optisch detektierbares Referenzmerkmal für Die-Trennung |
| WO2019189885A1 (ja) * | 2018-03-29 | 2019-10-03 | ローム株式会社 | 半導体装置 |
| DE102019135762B4 (de) * | 2019-12-23 | 2021-07-22 | Infineon Technologies Austria Ag | Kurzschlussschutzstruktur in MOS-Gated-Leistungsbauelementen |
| JP2021136241A (ja) * | 2020-02-21 | 2021-09-13 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1122519A (zh) * | 1994-08-01 | 1996-05-15 | 摩托罗拉公司 | 静电放电保护器件及其制造方法 |
| US5736779A (en) * | 1995-07-31 | 1998-04-07 | Nec Corporation | Semiconductor device with Zener diode for gate protection, and method for fabricating the same |
| CN1202733A (zh) * | 1997-06-09 | 1998-12-23 | 日本电气株式会社 | 半导体电路的保护电路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2906749B2 (ja) * | 1991-07-11 | 1999-06-21 | 日産自動車株式会社 | 半導体装置のゲート保護装置 |
| US5602046A (en) | 1996-04-12 | 1997-02-11 | National Semiconductor Corporation | Integrated zener diode protection structures and fabrication methods for DMOS power devices |
| JP2002208702A (ja) * | 2001-01-10 | 2002-07-26 | Mitsubishi Electric Corp | パワー半導体装置 |
| US6657256B2 (en) | 2001-05-22 | 2003-12-02 | General Semiconductor, Inc. | Trench DMOS transistor having a zener diode for protection from electro-static discharge |
| DE202004021424U1 (de) | 2003-12-30 | 2008-01-03 | Fairchild Semiconductor Corp. | Leistungshalbleitervorrichtungen |
| DE102005013478A1 (de) | 2005-03-23 | 2006-10-05 | Infineon Technologies Ag | Verfahren und ESD-Schutzvorrichtung zum verbesserten ESD-Schutz einer Halbleiterschaltung sowie entsprechende Halbleiterschaltung |
| DE102007008777B4 (de) | 2007-02-20 | 2012-03-15 | Infineon Technologies Austria Ag | Halbleiterbauelement mit Zellenstruktur und Verfahren zur Herstellung desselben |
| JP5309497B2 (ja) * | 2007-08-09 | 2013-10-09 | 富士電機株式会社 | 半導体装置 |
| JP2010129663A (ja) * | 2008-11-26 | 2010-06-10 | Toshiba Corp | 半導体装置 |
-
2014
- 2014-04-14 US US14/252,429 patent/US9728529B2/en active Active
-
2015
- 2015-04-14 CN CN201510174790.XA patent/CN104979342B/zh active Active
- 2015-04-14 DE DE102015105638.0A patent/DE102015105638B4/de active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1122519A (zh) * | 1994-08-01 | 1996-05-15 | 摩托罗拉公司 | 静电放电保护器件及其制造方法 |
| US5736779A (en) * | 1995-07-31 | 1998-04-07 | Nec Corporation | Semiconductor device with Zener diode for gate protection, and method for fabricating the same |
| CN1202733A (zh) * | 1997-06-09 | 1998-12-23 | 日本电气株式会社 | 半导体电路的保护电路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107195628A (zh) * | 2016-03-15 | 2017-09-22 | 英飞凌科技德累斯顿有限责任公司 | 半导体器件 |
| CN107195628B (zh) * | 2016-03-15 | 2022-01-04 | 英飞凌科技德累斯顿有限责任公司 | 半导体器件 |
| WO2022042020A1 (zh) * | 2020-08-26 | 2022-03-03 | 长鑫存储技术有限公司 | 静电保护器件及静电保护电路 |
| US11854938B2 (en) | 2020-08-26 | 2023-12-26 | Changxin Memory Technologies, Inc. | Electrostatic protection device and electrostatic protection circuit |
| CN113327923A (zh) * | 2021-05-31 | 2021-08-31 | 东南大学 | 一种静电泄放自保护的异质结半导体器件 |
| CN113327923B (zh) * | 2021-05-31 | 2023-08-04 | 东南大学 | 一种静电泄放自保护的异质结半导体器件 |
Also Published As
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