JP2010129663A - 半導体装置 - Google Patents
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Abstract
【課題】ＭＯＳトランジスタのＥＳＤ耐量を向上することが可能な半導体装置を提供する。
【解決手段】半導体装置１００は、ＭＯＳトランジスタ１と、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成された第１のダイオード回路１１６と、第１のダイオード回路の複数の多結晶シリコンダイオードの逆方向降伏電圧の総和よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる第１の単結晶シリコンダイオード１８と、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成された第２のダイオード回路１１７と、第２のダイオード回路の複数直列に接続された多結晶シリコンダイオードの逆方向降伏電圧の総和よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる第２の単結晶シリコンダイオード１９を備える。
【選択図】図１
【解決手段】半導体装置１００は、ＭＯＳトランジスタ１と、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成された第１のダイオード回路１１６と、第１のダイオード回路の複数の多結晶シリコンダイオードの逆方向降伏電圧の総和よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる第１の単結晶シリコンダイオード１８と、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成された第２のダイオード回路１１７と、第２のダイオード回路の複数直列に接続された多結晶シリコンダイオードの逆方向降伏電圧の総和よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる第２の単結晶シリコンダイオード１９を備える。
【選択図】図１
Description
本発明は、ＭＯＳトランジスタを備えた半導体装置に関するものである。
近年の高速・大容量情報化の流れにより、電子素子への微細化・高周波化の技術的要求はますます高まっている。これにより、該電子素子の静電破壊耐量向上への要求も急激に高まって来ている。
ここで、ＭＯＳトランジスタは、例えば、携帯機器等に用いられる小型高速スイッチング素子あるいは電圧コンバータ回路等に広く用いられる。このようなＭＯＳトランジスタにおいて、素子の微細化あるいはゲート酸化膜の薄膜化によりＥＳＤ耐量（静電破壊耐量）低下が懸念されている。そこで、ＭＯＳトランジスタに対して、ゲート電極とソース電極間に保護素子（保護ダイオード）を挿入し、ＥＳＤに耐える構造にするものがある（例えば、特許文献１参照。）。
上述の保護ダイオードは、素子寸法縮小の観点から、シリコン基板上にＭＯＳ構造と同時に形成されることが多い。
特に、多結晶薄膜シリコンを用いた保護素子は、素子製造プロセス上の自由度が高く、広く用いられている。
しかし、一般に多結晶薄膜シリコンを用いたＰＮダイオードは単結晶シリコンを用いた場合に比べ、破壊電圧あるいは破壊電流が小さい。これは、結晶性の違いによるものと考えられている。
また、逆直列に接続された２個の保護ダイオードが破壊される場合を詳細に検討すれば、破壊されるのは逆方向動作をしている方である。すなわち、順方向動作時に比べ、逆方向動作時の方が降伏電圧が大きく、消費電力が大きくなる。これにより、瞬間的に大きな発熱を伴うため、逆方向動作の方が、保護ダイオードが破壊され易い。
特に、定電流動作モードで素子が破壊されているとされる人体モデルＨＢＭでは、該保護ダイオードの破壊が顕著である。このような多結晶薄膜シリコンを用いた保護ダイオード構造は、単結晶シリコンを用いたものより破壊耐量が小さい。したがって、十分な耐量を得るためには、保護素子面積を拡大しなければならない。
このように、多結晶薄膜シリコンを用いたＥＳＤ保護素子であるダイオードは、単結晶シリコンを用いた場合よりも、ＥＳＤ耐量が低くなる問題がある。
特開平１１−２８４１６５号公報
本発明は、ＭＯＳトランジスタのＥＳＤ耐量を向上することが可能な半導体装置を提供することを目的とする。
本発明の一態様に係る実施例に従った半導体装置は、
半導体基板に形成され、第１の端子にゲートが接続され、第２の端子にソースが接続され、第３の端子にドレインが接続されたＭＯＳトランジスタと、
前記半導体基板上に絶縁膜を介して形成され、前記第１の端子にアノードが接続され、多結晶シリコンからなる第１の多結晶シリコンダイオードと、
前記第１の多結晶シリコンダイオードのカソードにカソードが接続され、前記第２の端子にアノードが接続され、前記第１の多結晶シリコンダイオードの逆方向降伏電圧よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる第１の単結晶シリコンダイオードと、
前記半導体基板上に絶縁膜を介して形成され、前記第１の端子にカソードが接続され、多結晶シリコンからなる第２の多結晶シリコンダイオードと、
前記第２の多結晶シリコンダイオードのアノードにアノードが接続され、前記第３の端子にカソードが接続され、前記第２の多結晶シリコンダイオードの逆方向降伏電圧よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる第２の単結晶シリコンダイオードと、を備えることを特徴とする。
半導体基板に形成され、第１の端子にゲートが接続され、第２の端子にソースが接続され、第３の端子にドレインが接続されたＭＯＳトランジスタと、
前記半導体基板上に絶縁膜を介して形成され、前記第１の端子にアノードが接続され、多結晶シリコンからなる第１の多結晶シリコンダイオードと、
前記第１の多結晶シリコンダイオードのカソードにカソードが接続され、前記第２の端子にアノードが接続され、前記第１の多結晶シリコンダイオードの逆方向降伏電圧よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる第１の単結晶シリコンダイオードと、
前記半導体基板上に絶縁膜を介して形成され、前記第１の端子にカソードが接続され、多結晶シリコンからなる第２の多結晶シリコンダイオードと、
前記第２の多結晶シリコンダイオードのアノードにアノードが接続され、前記第３の端子にカソードが接続され、前記第２の多結晶シリコンダイオードの逆方向降伏電圧よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる第２の単結晶シリコンダイオードと、を備えることを特徴とする。
本発明の一態様に係る実施例に従った半導体装置は、
半導体基板に形成され、第１の端子にゲートが接続され、第２の端子にソースが接続され、第３の端子にドレインが接続されたＭＯＳトランジスタと、
前記半導体基板上に絶縁膜を介して形成され、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成され、前記第１の端子にアノード側が接続された第１のダイオード回路と、
前記第１のダイオード回路のカソード側にカソードが接続され、前記第２の端子にアノードが接続され、前記第１のダイオード回路の複数の前記多結晶シリコンダイオードの逆方向降伏電圧の総和よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる第１の単結晶シリコンダイオードと、
前記半導体基板上に絶縁膜を介して形成され、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成され、前記第１の端子にカソード側が接続された第２のダイオード回路と、
前記第２のダイオード回路のアノード側にアノードが接続され、前記第３の端子にカソードが接続され、前記第２のダイオード回路の複数直列に接続された前記多結晶シリコンダイオードの逆方向降伏電圧の総和よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる第２の単結晶シリコンダイオードと、を備えることを特徴とする。
半導体基板に形成され、第１の端子にゲートが接続され、第２の端子にソースが接続され、第３の端子にドレインが接続されたＭＯＳトランジスタと、
前記半導体基板上に絶縁膜を介して形成され、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成され、前記第１の端子にアノード側が接続された第１のダイオード回路と、
前記第１のダイオード回路のカソード側にカソードが接続され、前記第２の端子にアノードが接続され、前記第１のダイオード回路の複数の前記多結晶シリコンダイオードの逆方向降伏電圧の総和よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる第１の単結晶シリコンダイオードと、
前記半導体基板上に絶縁膜を介して形成され、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成され、前記第１の端子にカソード側が接続された第２のダイオード回路と、
前記第２のダイオード回路のアノード側にアノードが接続され、前記第３の端子にカソードが接続され、前記第２のダイオード回路の複数直列に接続された前記多結晶シリコンダイオードの逆方向降伏電圧の総和よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる第２の単結晶シリコンダイオードと、を備えることを特徴とする。
本発明の他の態様に係る実施例に従った半導体装置は、
半導体基板に形成され、第１の端子にゲートが接続され、第２の端子にソースが接続され、第３の端子にドレインが接続されたＭＯＳトランジスタと、
前記半導体基板上に絶縁膜を介して形成され、前記第１の端子にアノードが接続され、多結晶シリコンからなる第１の多結晶シリコンダイオードと、
前記半導体基板上に絶縁膜を介して形成され、前記第１の多結晶シリコンダイオードのカソードにカソードが接続され、前記第２の端子または前記第３の端子にアノードが接続され、多結晶シリコンからなる第２の多結晶シリコンダイオードと、
前記半導体基板上に絶縁膜を介して形成され、前記第１の端子にカソードが接続され、多結晶シリコンからなる第３の多結晶シリコンダイオードと、
前記半導体基板上に絶縁膜を介して形成され、前記第３の多結晶シリコンダイオードのアノードにアノードが接続され、前記第２の多結晶シリコンダイオードのアノードにカソードが接続され、多結晶シリコンからなる第４の多結晶シリコンダイオードと、
前記第１の多結晶シリコンダイオードのカソードにカソードが接続され、前記第３の多結晶シリコンダイオードのアノードにアノードが接続され、前記第１の多結晶シリコンダイオードないし前記第４の多結晶シリコンダイオードの逆方向降伏電圧よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる単結晶シリコンダイオードと、を備えることを特徴とする。
半導体基板に形成され、第１の端子にゲートが接続され、第２の端子にソースが接続され、第３の端子にドレインが接続されたＭＯＳトランジスタと、
前記半導体基板上に絶縁膜を介して形成され、前記第１の端子にアノードが接続され、多結晶シリコンからなる第１の多結晶シリコンダイオードと、
前記半導体基板上に絶縁膜を介して形成され、前記第１の多結晶シリコンダイオードのカソードにカソードが接続され、前記第２の端子または前記第３の端子にアノードが接続され、多結晶シリコンからなる第２の多結晶シリコンダイオードと、
前記半導体基板上に絶縁膜を介して形成され、前記第１の端子にカソードが接続され、多結晶シリコンからなる第３の多結晶シリコンダイオードと、
前記半導体基板上に絶縁膜を介して形成され、前記第３の多結晶シリコンダイオードのアノードにアノードが接続され、前記第２の多結晶シリコンダイオードのアノードにカソードが接続され、多結晶シリコンからなる第４の多結晶シリコンダイオードと、
前記第１の多結晶シリコンダイオードのカソードにカソードが接続され、前記第３の多結晶シリコンダイオードのアノードにアノードが接続され、前記第１の多結晶シリコンダイオードないし前記第４の多結晶シリコンダイオードの逆方向降伏電圧よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる単結晶シリコンダイオードと、を備えることを特徴とする。
本発明のさらに他の態様に係る実施例に従った半導体装置は、
半導体基板に形成され、第１の端子にゲートが接続され、第２の端子にソースが接続され、第３の端子にドレインが接続されたＭＯＳトランジスタと、
前記半導体基板上に絶縁膜を介して形成され、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成され、前記第１の端子にアノード側が接続された第１のダイオード回路と、
前記半導体基板上に絶縁膜を介して形成され、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成され、前記第１のダイオード回路のカソード側にカソード側が接続され、前記第２の端子または前記第３の端子にアノード側が接続された第２のダイオード回路と、
前記半導体基板上に絶縁膜を介して形成され、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成され、前記第１の端子にカソード側が接続された第３のダイオード回路と、
前記半導体基板上に絶縁膜を介して形成され、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成され、前記第３のダイオード回路のアノード側にアノード側が接続され、前記第２のダイオード回路のアノード側にカソード側が接続された第４のダイオード回路と、
前記第１のダイオード回路のカソード側にカソードが接続され、前記第３のダイオード回路のアノード側にアノードが接続され、前記第１のダイオード回路ないし前記第４のダイオード回路のそれぞれ複数直列に接続された前記多結晶シリコンダイオードの逆方向降伏電圧のそれぞれの総和よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる単結晶シリコンダイオードと、を備えることを特徴とする。
半導体基板に形成され、第１の端子にゲートが接続され、第２の端子にソースが接続され、第３の端子にドレインが接続されたＭＯＳトランジスタと、
前記半導体基板上に絶縁膜を介して形成され、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成され、前記第１の端子にアノード側が接続された第１のダイオード回路と、
前記半導体基板上に絶縁膜を介して形成され、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成され、前記第１のダイオード回路のカソード側にカソード側が接続され、前記第２の端子または前記第３の端子にアノード側が接続された第２のダイオード回路と、
前記半導体基板上に絶縁膜を介して形成され、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成され、前記第１の端子にカソード側が接続された第３のダイオード回路と、
前記半導体基板上に絶縁膜を介して形成され、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成され、前記第３のダイオード回路のアノード側にアノード側が接続され、前記第２のダイオード回路のアノード側にカソード側が接続された第４のダイオード回路と、
前記第１のダイオード回路のカソード側にカソードが接続され、前記第３のダイオード回路のアノード側にアノードが接続され、前記第１のダイオード回路ないし前記第４のダイオード回路のそれぞれ複数直列に接続された前記多結晶シリコンダイオードの逆方向降伏電圧のそれぞれの総和よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる単結晶シリコンダイオードと、を備えることを特徴とする。
本発明の半導体装置によれば、ＭＯＳトランジスタのＥＳＤ耐量を向上することができる。
以下、本発明に係る各実施例について図面に基づいて説明する。なお、以下では、ＭＯＳトランジスタがｎＭＯＳトランジスタである場合について説明する。しかし、ＭＯＳトランジスタがｐＭＯＳトランジスタである場合も、回路の極性を変更することにより同様に適用可能である。
図１は、本発明の一態様である実施例１に係る半導体装置１００の回路構成の一例を示す回路図である。
図１に示すように、半導体装置１００は、ＭＯＳトランジスタ１と、抵抗３と、第１の端子（ゲート端子）４と、第２の端子（ソース端子）６と、第３の端子（ドレイン端子）７と、第１のダイオード回路１１６と、第２のダイオード回路１１７と、第１の単結晶シリコンダイオード１８と、第２の単結晶シリコンダイオード１９と、を備える。
ＭＯＳトランジスタ１は、半導体基板（単結晶シリコン基板）に形成されている。このＭＯＳトランジスタ１は、第１の端子４にゲートが接続され、第２の端子６にソースが接続され、第３の端子７にドレインが接続されている。
また、ＭＯＳトランジスタ１のゲート電極５と第１の端子４との間には、抵抗３が接続されている。これにより、ＭＯＳトランジスタ１のＥＳＤ耐量をより向上することができる。
既述のように、ＭＯＳトランジスタ１は、ここでは、ｎＭＯＳトランジスタである。このＭＯＳトランジスタ１は、ソースとドレインとの間に寄生ダイオード２０を有する。
第１のダイオード回路１１６は、半導体基板上に絶縁膜を介して形成されている。この第１のダイオード回路１１６は、多結晶シリコンからなる第１の多結晶シリコンダイオード１６が複数直列に接続されて構成されている。この第１のダイオード回路１１６は、第１の端子４に、第１の多結晶シリコンダイオード１６のアノード側が接続されている。
なお、第１の多結晶シリコンダイオード１６は、１個でもよい。この場合、第１の多結晶シリコンダイオード１６は、該半導体基板上に絶縁膜を介して形成され、多結晶シリコンからなる。この第１の多結晶シリコンダイオード１６は、第１の端子４にアノードが接続される。
第１の単結晶シリコンダイオード１８は、第１のダイオード回路１１６の第１の多結晶シリコンダイオード１６のカソード側に、カソードが接続され、第２の端子６にアノードが接続されている。この第１の単結晶シリコンダイオード１８は、第１のダイオード回路１１６の複数の第１の多結晶シリコンダイオード１６の逆方向降伏電圧の総和よりも低い逆方向降伏電圧を有する。この第１の単結晶シリコンダイオード１８は、単結晶シリコンからなる。
なお、第１の多結晶シリコンダイオード１６が１個の場合、第１の単結晶シリコンダイオード１８は、第１の多結晶シリコンダイオード１６のカソードにカソードが接続され、第２の端子６にアノードが接続されている。この場合、第１の単結晶シリコンダイオード１８は、１個の第１の多結晶シリコンダイオード１６の逆方向降伏電圧よりも低い逆方向降伏電圧を有することになる。
第２のダイオード回路１１７は、該半導体基板上に絶縁膜を介して形成されている。この第２のダイオード回路１１７は、多結晶シリコンからなる第２の多結晶シリコンダイオード１７が複数直列に接続されて構成されている。この第２のダイオード回路１１７は、第１の端子４に、第２の多結晶シリコンダイオード１７のカソード側が接続されている。
なお、第２の多結晶シリコンダイオード１７は、１個でもよい。この場合、第２の多結晶シリコンダイオード１７は、該半導体基板上に絶縁膜を介して形成され、多結晶シリコンからなる。この第２の多結晶シリコンダイオード１７は、第１の端子４にカソードが接続されている。
第２の単晶シリコンダイオード１９は、第２のダイオード回路１１７のアノード側にアノードが接続され、第３の端子７にカソードが接続されている。この第２の単結晶シリコンダイオード１９は、第２のダイオード回路１１７の複数直列に接続された第２の多結晶シリコンダイオードの逆方向降伏電圧の総和よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる。
なお、第２の多結晶シリコンダイオード１７が１個の場合、第２の単結晶シリコンダイオード１９は、第２の多結晶シリコンダイオード１７のアノードにアノードが接続され、第３の端子７にカソードが接続されている。この場合、第２の単結晶シリコンダイオード１９は、１個の第２の多結晶シリコンダイオード１７の逆方向降伏電圧よりも低い逆方向降伏電圧を有することになる。
次に、半導体装置１００のＭＯＳトランジスタ１と同一の半導体基板（単結晶シリコン基板）上に形成されている保護素子部分の構造について、先ず各要素部分について説明する。その後、これらの要素部分を組み合わせた構造について説明する。
図２は、半導体装置１００の半導体基板上に酸化膜を介して形成された第１のダイオード回路１１６の構成を示す断面図である。なお、第２のダイオード回路１１７は、ＰＮ接合ダイオード構成する部分の極性が反転する以外は、図２に示す構成と同様の構成である。
図２に示すように、半導体基板１０は、Ｎ型シリコン基板２４と、このＮ型シリコン基板２４上に形成されたＮ型エピタキシャル層２５とを含む。半導体基板１０の裏面側には、裏面電極３２が形成されている。この半導体基板１０上には、酸化膜２６が選択的に形成されている。
第１のダイオード回路１１６は、半導体基板１０上に絶縁膜２６を介して形成されている。この第１のダイオード回路１１６の両端には、Ａｌ電極３１ａ、３１dが形成されている。
直列に接続された第１の多結晶シリコンダイオード１６（ＰＮ接合ダイオード）は、絶縁膜２６上に形成されたＰ型多結晶シリコン層３０ａ、３０ｂ、３０ｃと、絶縁膜２６上に形成されたＮ型多結晶シリコン層２９ａ、２９ｂ、２９ｃにより構成されている。
また、直列に接続された第１の多結晶シリコンダイオード間に、金属（Ａｌ電極）３１ｂ、３１ｃが接続されている。
ここで、例えば、第１の多結晶シリコンダイオード１６間に半導体層を接続すると、ＮＰＮ構造等が形成され得る。この場合、いわゆる「スナップバック」効果が生じ得る。すなわち、一度、第１の多結晶シリコンダイオード１６が逆耐圧電圧で降伏した後、低い電圧で電流が流れるということが生じ得る。この場合、十分に高い、所望の耐圧が確保できなくなる。
しかし、本実施例１では、３組の第１の多結晶シリコンダイオード１６は、金属電極によって電気的に接続されていることにより、該ＮＰＮ構造が形成されないため、上記スナップバックを抑制することができる。これにより、十分に高い、所望の耐圧が確保できる。
なお、該金属に代えて、直列に接続された多結晶シリコンダイオード間に、該金属と同等の少数担体再結合速度を持つ半導体が接続されていても、同様の効果を奏することができる。
図３は、半導体装置１００の半導体基板中に形成された第１、第２の単結晶シリコンダイオード１８、１９の構成を示す断面図である。なお、本実施例ではＮ型シリコン基板２４をＭＯＳトランジスタのドレインとして用いているため、裏面電極３２は第３の端子（ドレイン電極）７に相当する。
図３に示すように、第１の単結晶シリコンダイオード（ＰＮ接合ダイオード）１８は、Ｎ型エピタキシャル層２５に形成されたＰ型拡散ウェル領域３６と、このＰ型拡散ウェル領域３６に形成されたＮ型拡散領域３５により構成されている。
この第１の単結晶シリコンダイオード１８のカソードは、Ｎ型拡散領域３５上に形成されたＡｌ電極３８に接続されている。第１の単結晶シリコンダイオード１８のアノードは、P＋拡散領域４０を介して、Ａｌ電極３９に接続されている。このＰ＋拡散領域４０により、Ｐ型拡散ウェル領域３６にオーミック接続を形成することができる。
また、第２の単結晶シリコンダイオード（ＰＮ接合ダイオード）１９は、Ｎ型エピタキシャル層２５と、このＮ型エピタキシャル層２５に形成されたＰ型拡散領域３４とにより構成されている。
この第２の単結晶シリコンダイオード１９のカソードは、Ｎ型シリコン基板２４を介して、裏面電極３２（第３の端子７）に接続されている。第２の単結晶シリコンダイオード１９のアノードは、Ｐ型拡散領域３４上に形成されたＡｌ電極３７に接続されている。
このように、第１、第２の単結晶シリコンダイオード１８、１９は、半導体基板１０中の単結晶シリコン層であるＮ型エピタキシャル層２５に形成されている。
ここで、図４は、図２および図３に示す各ダイオードを用いて構成した半導体装置１００の構成を示す断面図である。
図４に示すように、ＭＯＳトランジスタ１は、半導体基板１０に形成されている。このＭＯＳトランジスタ１は、Ｎ型エピタキシャル層２５に形成されたＰ型ベース領域１ａと、このＰ型ベース領域１ａに形成されたＮ型ソース領域１ｂと、Ｎ型エピタキシャル層２５に形成されたＮ型ドレイン領域１ｃと、Ｎ型エピタキシャル層２５上にゲート絶縁膜１ｄを介して形成されたゲート電極１ｅと、Ｎ型ソース領域１ｂ上に形成されたソース電極１ｆと、ドレイン電極である裏面電極３２と、を有する。
また、図４に示すように、多結晶シリコンと単結晶シリコンで構成された２組の逆接続のダイオードの対がゲート電極とドレイン電極との間、ゲート電極とソース電極との間へ挿入され、図１に示す保護素子を構成している。
次に、半導体装置１００の保護ダイオード構造を縮小するためのレイアウトの一例について説明する。
図５は、半導体装置１００の保護ダイオード構造のレイアウトの一例を示す平面図である。また。図６は、図５のＡ−Ａ線に沿った半導体装置１００の断面を示す断面図である。ただし、図が煩雑になるため主要部のみ記載している。この図６は、第１のダイオード回路１１６近傍の断面を表している。
図５、図６に示すように、半導体基板１０は、Ｎ型シリコン基板２４と、このＮ型シリコン基板２４上に形成されたＮ型エピタキシャル層２５とを含む。半導体基板１０の裏面側には、裏面電極３２が形成されている。この半導体基板１０上には、酸化膜２６が選択的に形成されている。
第１のダイオード回路１１６が、第１の単結晶シリコンダイオード１８上に酸化膜２６を介して配置されている。
図５、図６に示すように、第１のダイオード回路１１６は、半導体基板１０上に絶縁膜２６を介して形成されている。この第１のダイオード回路１１６の両端には、Ａｌ電極３１ａ、３１dが形成されている。
直列に接続された第１の多結晶シリコンダイオード１６（ＰＮ接合ダイオード）は、絶縁膜２６上に形成されたＰ型多結晶シリコン層３０ａ、３０ｂ、３０ｃと、絶縁膜２６上に形成されたＮ型多結晶シリコン層２９ａ、２９ｂ、２９ｃにより構成されている。
また、直列に接続された第１の多結晶シリコンダイオード間に、金属（Ａｌ電極）３１ｂ、３１ｃが接続されている。
同様に、第２のダイオード回路１１７が第２の単結晶シリコンダイオード１７上に酸化膜２６を介して配置されている。なお、第２のダイオード回路１１７は、ＰＮ接合ダイオード構成する部分の極性が反転する以外は、第１のダイオード回路１１６の構成と同様の構成となる。
また、図６に示すように、第１の単結晶シリコンダイオード（ＰＮ接合ダイオード）１８は、Ｎ型エピタキシャル層２５に形成されたＰ型拡散ウェル領域３６と、このＰ型拡散ウェル領域３６に形成されたＮ型拡散領域３５により構成されている。
この第１の単結晶シリコンダイオード１８のカソードは、Ｎ型拡散領域３５上に形成されたＡｌ電極３８に接続されている。第１の単結晶シリコンダイオード１８のアノードは、P＋拡散領域４０を介して、Ａｌ電極（図示せず）に接続されている。このＰ＋拡散領域４０により、Ｐ型拡散ウェル領域３６にオーミック接続を形成することができる。
このように、ダイオード回路（多結晶シリコンダイオード）と単結晶シリコンダイオードとを多層的に重ねることにより、保護ダイオード構造の占有面積を縮小することが可能である。すなわち、素子全体の面積縮小に効果的である。
次に、以上のような構成を有する半導体装置１００のＭＯＳトランジスタ１のゲートにＥＳＤ電圧が印加された場合の保護素子（ダイオード）の動作を説明する。想定されるＭＯＳトランジスタ１のゲート、ソースおよびドレインの電位および接続の関係に対応して、次の（１）から（６）の場合について、図１を参照しつつ説明する。
ここでは、図１に示すように、第１、第２の多結晶シリコンダイオード１６、１７が複数設けられている場合について説明する。しかし、第１、第２の多結晶シリコンダイオード１６、１７が１段の場合も、保護素子の動作は同様である。
以下では、第１、第２の多結晶シリコンダイオード１７、１６の逆方向耐圧（降伏電圧）は概ね各段１０Ｖであり、３段で３０Ｖに設計されているものとする。さらに、該半導体基板上に形成された第１、第２の単結晶ダイオード１８、１９の逆方向耐圧（降伏電圧）は約２０Ｖに設計されているものとする。
（１）ゲート正電位、ソース接地、ドレイン開放の場合
この場合、第１の端子（ゲート端子）４の電圧（ゲート電圧）が、例えば、約２２Ｖを越えると、放電経路２２に沿って、第１の端子４から、第１のダイオード回路１１６、第１の単結晶シリコンダイオード１８を経由して、第２の端子（ソース端子）６に、ＥＳＤ電流が流れる。
ここで、上記“２２Ｖ”は、第１のダイオード回路１１６の順方向立ち上がり電圧（約２．１Ｖ）、第１の単結晶シリコンダイオード１８の逆方向耐圧（２０Ｖ）の和である。
この場合、第２のダイオード回路１１７の逆方向耐圧が３０Ｖであるため、第１の端子４から第２の単結晶シリコンダイオード１９へは、電流は流れない。
この場合、第１の端子（ゲート端子）４の電圧（ゲート電圧）が、例えば、約２２Ｖを越えると、放電経路２２に沿って、第１の端子４から、第１のダイオード回路１１６、第１の単結晶シリコンダイオード１８を経由して、第２の端子（ソース端子）６に、ＥＳＤ電流が流れる。
ここで、上記“２２Ｖ”は、第１のダイオード回路１１６の順方向立ち上がり電圧（約２．１Ｖ）、第１の単結晶シリコンダイオード１８の逆方向耐圧（２０Ｖ）の和である。
この場合、第２のダイオード回路１１７の逆方向耐圧が３０Ｖであるため、第１の端子４から第２の単結晶シリコンダイオード１９へは、電流は流れない。
（２）ゲート負電位、ソース接地、ドレイン開放の場合
この場合、第１の端子４の電圧が、例えば、約−２３Ｖより下がると、放電経路２３、２１に沿って、第２の端子６から寄生ダイオード２０、第２の単結晶シリコンダイオード１９、第１のダイオード回路１１７を経由して、第１の端子４に、ＥＳＤ電流が流れる。
ここで、上記“２３Ｖ”は、寄生ダイオード２０の順方向立ち上がり電圧（約０．７Ｖ）、第２の単結晶シリコンダイオード１９の逆方向耐圧（２０Ｖ）、多結晶シリコンダイオード１７の順方向立ち上がり電圧（約２．１Ｖ）の和である。
この場合、第１のダイオード回路１１６の逆方向耐圧が３０Ｖであるため、第２の端子６から第１の単結晶シリコンダイオード１８へは、電流は流れない。
この場合、第１の端子４の電圧が、例えば、約−２３Ｖより下がると、放電経路２３、２１に沿って、第２の端子６から寄生ダイオード２０、第２の単結晶シリコンダイオード１９、第１のダイオード回路１１７を経由して、第１の端子４に、ＥＳＤ電流が流れる。
ここで、上記“２３Ｖ”は、寄生ダイオード２０の順方向立ち上がり電圧（約０．７Ｖ）、第２の単結晶シリコンダイオード１９の逆方向耐圧（２０Ｖ）、多結晶シリコンダイオード１７の順方向立ち上がり電圧（約２．１Ｖ）の和である。
この場合、第１のダイオード回路１１６の逆方向耐圧が３０Ｖであるため、第２の端子６から第１の単結晶シリコンダイオード１８へは、電流は流れない。
（３）ゲート正電位、ドレイン接地、ソース開放の場合
この場合、第１の端子４の電圧が、例えば、約２３Ｖを越えると、放電経路１８、２３に沿って、第１の端子４から第１のダイオード回路１１６、単結晶シリコンダイオード１８、寄生ＰＮダイオード２０を経由して、第３の端子（ドレイン端子）７に、ＥＳＤ電流が流れる。
ここで、上記“２３Ｖ”は、第１のダイオード回路１６の順方向立ち上がり電圧（約２．１Ｖ）、第１の単結晶シリコンダイオード１８の逆方向耐圧（２０Ｖ）、寄生ダイオード２０の順方向立ち上がり電圧（約０．７Ｖ）の和である。
この場合、第２のダイオード回路１１７の逆方向耐圧が３０Ｖであるため、第１の端子４から第２の単結晶シリコンダイオード１９へは、電流は流れない。
この場合、第１の端子４の電圧が、例えば、約２３Ｖを越えると、放電経路１８、２３に沿って、第１の端子４から第１のダイオード回路１１６、単結晶シリコンダイオード１８、寄生ＰＮダイオード２０を経由して、第３の端子（ドレイン端子）７に、ＥＳＤ電流が流れる。
ここで、上記“２３Ｖ”は、第１のダイオード回路１６の順方向立ち上がり電圧（約２．１Ｖ）、第１の単結晶シリコンダイオード１８の逆方向耐圧（２０Ｖ）、寄生ダイオード２０の順方向立ち上がり電圧（約０．７Ｖ）の和である。
この場合、第２のダイオード回路１１７の逆方向耐圧が３０Ｖであるため、第１の端子４から第２の単結晶シリコンダイオード１９へは、電流は流れない。
（４）ゲート負電位、ドレイン接地、ソース開放の場合
この場合、第１の端子４の電圧が、例えば、約−２２Ｖより下がると、放電経路２１に沿って、第３の端子７から、第２の単結晶シリコンダイオード１９、第２のダイオード回路１７を経由して、第１の端子４に、ＥＳＤ電流が流れる。
ここで、上記“２２Ｖ”は、第２の単結晶シリコンダイオード１９の逆方向耐圧（２０Ｖ）、第２のダイオード回路１１７の順方向立ち上がり電圧（約２．１Ｖ）の和である。
この場合、第１のダイオード回路１１６の逆方向耐圧が３０Ｖであるため、第３の端子７から第１の単結晶シリコンダイオード１８へは、電流は流れない。
この場合、第１の端子４の電圧が、例えば、約−２２Ｖより下がると、放電経路２１に沿って、第３の端子７から、第２の単結晶シリコンダイオード１９、第２のダイオード回路１７を経由して、第１の端子４に、ＥＳＤ電流が流れる。
ここで、上記“２２Ｖ”は、第２の単結晶シリコンダイオード１９の逆方向耐圧（２０Ｖ）、第２のダイオード回路１１７の順方向立ち上がり電圧（約２．１Ｖ）の和である。
この場合、第１のダイオード回路１１６の逆方向耐圧が３０Ｖであるため、第３の端子７から第１の単結晶シリコンダイオード１８へは、電流は流れない。
（５）ゲート正電位、ソース接地、ドレイン接地の場合
この場合、第１の端子４の電圧が、例えば、約２２Ｖを越えると、放電経路２２に沿って、第１の端子４から、第１のダイオード回路１１６、第１の単結晶シリコンダイオード１８を経由して、第２の端子６に、ＥＳＤ電流が流れる。
ここで、上記“２２Ｖ”は、第１のダイオード回路１１６の順方向立ち上がり電圧（約２．１Ｖ）と第１の単結晶シリコンダイオード１８の逆方向耐圧（２０Ｖ）の和である。
この場合、第１のダイオード回路１１７の逆方向耐圧が３０Ｖであるため、第１の端子４から第２の単結晶シリコンダイオード１９へは、電流は流れない。
この場合、第１の端子４の電圧が、例えば、約２２Ｖを越えると、放電経路２２に沿って、第１の端子４から、第１のダイオード回路１１６、第１の単結晶シリコンダイオード１８を経由して、第２の端子６に、ＥＳＤ電流が流れる。
ここで、上記“２２Ｖ”は、第１のダイオード回路１１６の順方向立ち上がり電圧（約２．１Ｖ）と第１の単結晶シリコンダイオード１８の逆方向耐圧（２０Ｖ）の和である。
この場合、第１のダイオード回路１１７の逆方向耐圧が３０Ｖであるため、第１の端子４から第２の単結晶シリコンダイオード１９へは、電流は流れない。
（６）ゲート負電位、ソース接地、ドレイン接地の場合
この場合、第１の端子４の電圧が、例えば、約−２２Ｖより下がると、放電経路２１に沿って、第３の端子７から、第２の単結晶シリコンダイオード１９、第２のダイオード回路１１７を経由して、第１の端子４に、ＥＳＤ電流が流れる。
ここで、上記“２２Ｖ”は、第２の単結晶シリコンダイオード１９の逆方向耐圧（２０Ｖ）と第２のダイオード回路１１７の順方向立ち上がり電圧（約２．１Ｖ）の和である。
この場合、第１のダイオード回路１１６の逆方向耐圧が３０Ｖであるため、第３の端子７から単結晶シリコンダイオード１８へは、電流は流れない。
この場合、第１の端子４の電圧が、例えば、約−２２Ｖより下がると、放電経路２１に沿って、第３の端子７から、第２の単結晶シリコンダイオード１９、第２のダイオード回路１１７を経由して、第１の端子４に、ＥＳＤ電流が流れる。
ここで、上記“２２Ｖ”は、第２の単結晶シリコンダイオード１９の逆方向耐圧（２０Ｖ）と第２のダイオード回路１１７の順方向立ち上がり電圧（約２．１Ｖ）の和である。
この場合、第１のダイオード回路１１６の逆方向耐圧が３０Ｖであるため、第３の端子７から単結晶シリコンダイオード１８へは、電流は流れない。
以上の（１）ないし（６）に示す場合の半導体装置１００の動作において、第１、第２のダイオード回路１１７、１１６はすべて順方向動作で動作している。
したがって、多結晶シリコンダイオードを用いる場合に問題となっていた逆方向バイアスにおけるＥＳＤ耐量の脆弱性を、回避することが可能となる。
また、第１、第２の単結晶シリコンダイオード１９、１８は、２０Ｖ程度の逆耐圧特性を有すれば十分であり、ＭＯＳトランジスタ構造上で十分作成可能な仕様である。
また、ＭＯＳトランジスタ１が単結晶シリコン基板上に作成されているため、十分なＥＳＤ耐量を向上することが可能である。
以上のように、本実施例に係る半導体装置によれば、ＭＯＳトランジスタのＥＳＤ耐量を向上することができる。
なお、要求されるＥＳＤ耐量に応じて、多結晶シリコンダイオードを並列に接続してもよい。
また、単結晶シリコンダイオードを直列・並列に組み合わせてもよい。また、本実施例の各ダイオードのアノードとカソードを対称に入れ替えた構造においても同様の効果がある。
本実施例２では、ＭＯＳトランジスタのＥＳＤ耐量を向上させるための他の構成について述べる。
図７は、本発明の一態様である実施例２に係る半導体装置２００の回路構成の一例を示す回路図である。
図７に示すように、半導体装置２００は、ＭＯＳトランジスタ１と、抵抗３と、第１の端子（ゲート端子）４と、第２の端子（ソース端子）６と、第３の端子（ドレイン端子）７と、第１のダイオード回路２４８と、第２のダイオード回路２４９と、第３のダイオード回路２５０と、第４のダイオード回路２５１と、単結晶シリコンダイオード５０と、を備える。
この半導体装置２００のＭＯＳトランジスタ１、抵抗３、第１の端子（ゲート端子）４、第２の端子（ソース端子）６、第３の端子（ドレイン端子）７は、実施例１の半導体装置１００と同様の構成である。
第１のダイオード回路２４８は、半導体基板上に絶縁膜を介して形成されている。この第１のダイオード回路２４８は、多結晶シリコンからなる第１の多結晶シリコンダイオード４８が複数直列に接続されて構成されている。この第１のダイオード回路２４８は、第１の端子４に、第１の多結晶シリコンダイオード４８のアノード側が接続されている。
なお、第１の多結晶シリコンダイオード４８は、１個でもよい。この場合、第１の多結晶シリコンダイオード４８は、該半導体基板上に絶縁膜を介して形成され、多結晶シリコンからなる。この第１の多結晶シリコンダイオード４８は、第１の端子４にアノードが接続される。
第２のダイオード回路２４９は、該半導体基板上に絶縁膜を介して形成されている。この第２のダイオード回路２４９は、多結晶シリコンからなる第２の多結晶シリコンダイオード４９が複数直列に接続されて構成されている。この第２のダイオード回路２４９は、第１のダイオード回路２４８のカソード側にカソード側が接続され、第２の端子６にアノード側が接続されている。
なお、第２の多結晶シリコンダイオード４９は、１個でもよい。この場合、第２の多結晶シリコンダイオード４９は、該半導体基板上に絶縁膜を介して形成され、多結晶シリコンからなる。この第２の多結晶シリコンダイオード４９は、第１のダイオード回路２４８のカソード側にカソードが接続され、第２の端子６にアノードが接続されている。
第３のダイオード回路２５０は、該半導体基板上に絶縁膜を介して形成されている。この第３のダイオード回路２５０は、多結晶シリコンからなる第３の多結晶シリコンダイオード５０が複数直列に接続されて構成されている。この第３のダイオード回路２５０は、第１の端子４に、第３の多結晶シリコンダイオード５０のカソード側が接続されている。
なお、第３の多結晶シリコンダイオード５０は、１個でもよい。この場合、第３の多結晶シリコンダイオード５０は、該半導体基板上に絶縁膜を介して形成され、多結晶シリコンからなる。この第３の多結晶シリコンダイオード５０は、第１の端子４にカソードが接続されている。
第４のダイオード回路２５１は、該半導体基板上に絶縁膜を介して形成されている。この第４のダイオード回路２５１は、多結晶シリコンからなる第４の多結晶シリコンダイオード５１が複数直列に接続されて構成されている。この第４のダイオード回路２５１は、第３のダイオード回路２５０のアノード側にアノード側が接続され、第２のダイオード回路２４９のアノード側にカソード側が接続されている。
なお、第４の多結晶シリコンダイオード５１は、１個でもよい。この場合、第４の多結晶シリコンダイオード５１は、該半導体基板上に絶縁膜を介して形成され、多結晶シリコンからなる。この第４の多結晶シリコンダイオード５１は、第３のダイオード回路２５０のアノード側にアノードが接続され、第２のダイオード回路２４９のアノード側にカソードが接続されている。
単結晶シリコンダイオード５２は、単結晶シリコンからなる。この単結晶シリコンダイオード５２は、第１のダイオード回路２４８のカソード側にカソードが接続され、第３のダイオード回路２５０のアノード側にアノードが接続されている。
この単結晶シリコンダイオード５２は、第１のダイオード回路２４８の複数直列に接続された多結晶シリコンダイオードの逆方向降伏電圧のそれぞれの総和よりも低い逆方向降伏電圧を有する。同様に、この単結晶シリコンダイオード５２は、第２のダイオード回路２４９の複数直列に接続された多結晶シリコンダイオードの逆方向降伏電圧のそれぞれの総和よりも低い逆方向降伏電圧を有する。同様に、この単結晶シリコンダイオード５２は、第３のダイオード回路２５０の複数直列に接続された多結晶シリコンダイオードの逆方向降伏電圧のそれぞれの総和よりも低い逆方向降伏電圧を有する。同様に、この単結晶シリコンダイオード５２は、第４のダイオード回路２５１の複数直列に接続された多結晶シリコンダイオードの逆方向降伏電圧のそれぞれの総和よりも低い逆方向降伏電圧を有する。
なお、第１ないし第４の多結晶シリコンダイオード４８、４９、５０、５１が１個の場合、単結晶シリコンダイオード５２は、第１の多結晶シリコンダイオード４８のカソードにカソードが接続され、第３の多結晶シリコンダイオード５０のアノードにアノードが接続される。この場合、単結晶シリコンダイオード５２は、第１ないし第４の多結晶シリコンダイオード４８、４９、５０、５１の逆方向降伏電圧よりも低い逆方向降伏電圧を有することになる。
ここで、図８は、図７に示す半導体装置２００の保護ダイオード構造のレイアウトの一例を示す平面図である。また、図９は、図８のＢ−Ｂ線に沿った半導体装置２００の断面を示す断面図である。ただし、図が煩雑になるため主要部のみ記載している。この図９は、単結晶シリコンダイオード５２近傍の断面を表している。なお、図８、図９において、実施例１の図と同様の符号が付された構成は、実施例１と同様の構成である。
図８、図９に示すように、第２のダイオード回路２４９は、半導体基板１０上に絶縁膜２６を介して形成されている。この第２のダイオード回路２４９の両端には、Ａｌ電極２４９ａ、２４９ｂが形成されている。同様に、第３のダイオード回路２５０は、半導体基板１０上に絶縁膜２６を介して形成されている。この第３のダイオード回路２５０の両端には、Ａｌ電極２５０ａ、２５０ｂが形成されている。
直列に接続された第２の多結晶シリコンダイオード（ＰＮ接合ダイオード）４９は、絶縁膜２６上に形成されたＰ型多結晶シリコン層４９ｂ、４９ｄ、４９ｆと、絶縁膜２６上に形成されたＮ型多結晶シリコン層４９ａ、４９ｃ、４９ｅにより構成されている。同様に、直列に接続された第３の多結晶シリコンダイオード（ＰＮ接合ダイオード）５０は、絶縁膜２６上に形成されたＰ型多結晶シリコン層５０ｂ、５０ｄ、５０ｆと、絶縁膜２６上に形成されたＮ型多結晶シリコン層５０ａ、５０ｃ、５０ｅにより構成されている。
なお、第１、第４のダイオード回路２４８、２５１の断面構造も同様である。
単結晶シリコンダイオード（ＰＮ接合ダイオード）５２は、Ｎ型エピタキシャル層２５に形成されたＰ型拡散ウェル領域５２ａと、このＰ型拡散ウェル領域５２ａに形成されたＮ型拡散領域５２ｂにより構成されている。
この単結晶シリコンダイオード５２のカソードは、Ｎ型拡散領域５２ｂ上に形成された電極５２ｃに接続されている。この単結晶シリコンダイオード５２のアノードは、電極５２ｄに接続されている。なお、Ｐ型拡散ウェル領域５２ａに、電極５２ｄとのオーミック接続を形成するためのＰ＋拡散領域（図示せず）が形成されていてもよい。
第１の端子４に接続されたゲート配線５３は、電極２５０ａに接続されている。 ソース配線５４は、電極２４９ｂに接続されている。
ゲートパッド電極５５が、層間絶縁膜２７を介して、単結晶シリコンダイオード５２、第１、第３のダイオード回路２４８、２５０上に亘って、形成されている。
電極５６は、単結晶ダイオード５２の電極（カソード）５２ｃと、第１のダイオード回路２４８および第２のダイオード回路２４９のカソード側と、を接続している。
電極５７は、単結晶ダイオード５２の電極（アノード）５２ｄと、第３のダイオード回路２５０および第４のダイオード回路２５１のアノード側と、を接続している。
これらの電極は、層間絶縁膜２７により電気的に分離されている。
なお、実施例１と同様に、直列に接続された多結晶シリコンダイオードは、金属電極によって電気的に接続されていてもよい。これにより、該ＮＰＮ構造が形成されないため、上記スナップバックを抑制することができる。これにより、十分に高い、所望の耐圧が確保できる。
なお、該金属に代えて、直列に接続された多結晶シリコンダイオード間に、該金属と同等の少数担体再結合速度を持つ半導体が接続されていても、同様の効果を奏することができる。
次に、以上のような構成を有する半導体装置２００のＭＯＳトランジスタ１のゲート・ソース間にＥＳＤ電圧が印加された場合の保護素子（ダイオード）の動作を説明する。
ここで、既述のように、第２、第３のダイオード回路２４９、２５０の逆耐圧（逆方向降伏電圧）は、単結晶シリコンダイオード５２の逆耐圧より高く設定されている。
したがって、第２の端子（ソース端子）６に対して第１の端子（ゲート端子）が正電位になった場合、ＥＳＤ電流は、電流経路２２に沿って、第１の端子４から第２の端子６に流れる。これにより、ＭＯＳトランジスタ１を保護することができる。
また、既述のように、第１、第４のダイオード回路２４８、２５１の逆耐圧は、単結晶シリコンダイオード５２の逆耐圧より高く設定されている。
したがって、第２の端子６に対し第１の端子４が負電位になった場合、ＥＳＤ電流は電流経路２１に沿って、第２の端子６から第１の端子４に流れる。これにより、ＭＯＳトランジスタ１を保護することができる。
この実施例では単結晶シリコンダイオード５２は1つで十分な保護機能を果すため、素子面積縮小に有効である。
このように、この実施例２では、第２のダイオード回路２４９のアノード側および第４のダイオード回路２５１のカソード側が、第２の端子６に接続された場合について説明した。
しかし、第２のダイオード回路２４９のアノード側および第４のダイオード回路２５１のカソード側が、第３の端子７に接続されていても、同様の作用・効果を奏することができる。
以上のように、本実施例に係る半導体装置によれば、ＭＯＳトランジスタのＥＳＤ耐量を向上することができる。
１ ＭＯＳトランジスタ
１ａ Ｐ型ベース領域
１ｂ Ｎ型ソース領域
１ｃ Ｎ型ドレイン領域
１ｄ ゲート絶縁膜
１ｅ ゲート電極
１ｆ ソース電極
３ 抵抗
４ 第１の端子（ゲート端子）
５ ゲート電極
６ 第２の端子（ソース端子）
７ 第３の端子（ドレイン端子）
１０ 半導体基板
１６、４８ 第１の多結晶シリコンダイオード
１７、４９ 第２の多結晶シリコンダイオード
５０ 第３の多結晶シリコンダイオード
５１ 第４の多結晶シリコンダイオード
１８ 第１の単結晶シリコンダイオード
１９ 第２の単結晶シリコンダイオード
２０ 寄生ダイオード
２１、２２ 放電経路
２４ Ｎ型シリコン基板
２５ Ｎ型エピタキシャル層
２６ 酸化膜
２７ 層間絶縁膜
２９ａ、２９ｂ、２９ｃ Ｎ型多結晶シリコン層
３０ａ、３０ｂ、３０ｃ Ｐ型多結晶シリコン層
３１ａ〜３１d、３７〜３９ Ａｌ電極
３２ 裏面電極
３４ Ｐ型拡散領域
３５ Ｎ型拡散領域
３６ Ｐ型拡散ウェル領域
４０ P＋拡散領域
５２ 単結晶シリコンダイオード
１００ 半導体装置
１１６、２４８ 第１のダイオード回路
１１７、２４９ 第２のダイオード回路
２５０ 第３のダイオード回路
２５１ 第４のダイオード回路
１ａ Ｐ型ベース領域
１ｂ Ｎ型ソース領域
１ｃ Ｎ型ドレイン領域
１ｄ ゲート絶縁膜
１ｅ ゲート電極
１ｆ ソース電極
３ 抵抗
４ 第１の端子（ゲート端子）
５ ゲート電極
６ 第２の端子（ソース端子）
７ 第３の端子（ドレイン端子）
１０ 半導体基板
１６、４８ 第１の多結晶シリコンダイオード
１７、４９ 第２の多結晶シリコンダイオード
５０ 第３の多結晶シリコンダイオード
５１ 第４の多結晶シリコンダイオード
１８ 第１の単結晶シリコンダイオード
１９ 第２の単結晶シリコンダイオード
２０ 寄生ダイオード
２１、２２ 放電経路
２４ Ｎ型シリコン基板
２５ Ｎ型エピタキシャル層
２６ 酸化膜
２７ 層間絶縁膜
２９ａ、２９ｂ、２９ｃ Ｎ型多結晶シリコン層
３０ａ、３０ｂ、３０ｃ Ｐ型多結晶シリコン層
３１ａ〜３１d、３７〜３９ Ａｌ電極
３２ 裏面電極
３４ Ｐ型拡散領域
３５ Ｎ型拡散領域
３６ Ｐ型拡散ウェル領域
４０ P＋拡散領域
５２ 単結晶シリコンダイオード
１００ 半導体装置
１１６、２４８ 第１のダイオード回路
１１７、２４９ 第２のダイオード回路
２５０ 第３のダイオード回路
２５１ 第４のダイオード回路
Claims (5)
- 半導体基板に形成され、第１の端子にゲートが接続され、第２の端子にソースが接続され、第３の端子にドレインが接続されたＭＯＳトランジスタと、
前記半導体基板上に絶縁膜を介して形成され、前記第１の端子にアノードが接続され、多結晶シリコンからなる第１の多結晶シリコンダイオードと、
前記第１の多結晶シリコンダイオードのカソードにカソードが接続され、前記第２の端子にアノードが接続され、前記第１の多結晶シリコンダイオードの逆方向降伏電圧よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる第１の単結晶シリコンダイオードと、
前記半導体基板上に絶縁膜を介して形成され、前記第１の端子にカソードが接続され、多結晶シリコンからなる第２の多結晶シリコンダイオードと、
前記第２の多結晶シリコンダイオードのアノードにアノードが接続され、前記第３の端子にカソードが接続され、前記第２の多結晶シリコンダイオードの逆方向降伏電圧よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる第２の単結晶シリコンダイオードと、を備える
ことを特徴とする半導体装置。 - 半導体基板に形成され、第１の端子にゲートが接続され、第２の端子にソースが接続され、第３の端子にドレインが接続されたＭＯＳトランジスタと、
前記半導体基板上に絶縁膜を介して形成され、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成され、前記第１の端子にアノード側が接続された第１のダイオード回路と、
前記第１のダイオード回路のカソード側にカソードが接続され、前記第２の端子にアノードが接続され、前記第１のダイオード回路の複数の前記多結晶シリコンダイオードの逆方向降伏電圧の総和よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる第１の単結晶シリコンダイオードと、
前記半導体基板上に絶縁膜を介して形成され、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成され、前記第１の端子にカソード側が接続された第２のダイオード回路と、
前記第２のダイオード回路のアノード側にアノードが接続され、前記第３の端子にカソードが接続され、前記第２のダイオード回路の複数直列に接続された前記多結晶シリコンダイオードの逆方向降伏電圧の総和よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる第２の単結晶シリコンダイオードと、を備える
ことを特徴とする半導体装置。 - 半導体基板に形成され、第１の端子にゲートが接続され、第２の端子にソースが接続され、第３の端子にドレインが接続されたＭＯＳトランジスタと、
前記半導体基板上に絶縁膜を介して形成され、前記第１の端子にアノードが接続され、多結晶シリコンからなる第１の多結晶シリコンダイオードと、
前記半導体基板上に絶縁膜を介して形成され、前記第１の多結晶シリコンダイオードのカソードにカソードが接続され、前記第２の端子または前記第３の端子にアノードが接続され、多結晶シリコンからなる第２の多結晶シリコンダイオードと、
前記半導体基板上に絶縁膜を介して形成され、前記第１の端子にカソードが接続され、多結晶シリコンからなる第３の多結晶シリコンダイオードと、
前記半導体基板上に絶縁膜を介して形成され、前記第３の多結晶シリコンダイオードのアノードにアノードが接続され、前記第２の多結晶シリコンダイオードのアノードにカソードが接続され、多結晶シリコンからなる第４の多結晶シリコンダイオードと、
前記第１の多結晶シリコンダイオードのカソードにカソードが接続され、前記第３の多結晶シリコンダイオードのアノードにアノードが接続され、前記第１の多結晶シリコンダイオードないし前記第４の多結晶シリコンダイオードの逆方向降伏電圧よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる単結晶シリコンダイオードと、を備える
ことを特徴とする半導体装置。 - 半導体基板に形成され、第１の端子にゲートが接続され、第２の端子にソースが接続され、第３の端子にドレインが接続されたＭＯＳトランジスタと、
前記半導体基板上に絶縁膜を介して形成され、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成され、前記第１の端子にアノード側が接続された第１のダイオード回路と、
前記半導体基板上に絶縁膜を介して形成され、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成され、前記第１のダイオード回路のカソード側にカソード側が接続され、前記第２の端子または前記第３の端子にアノード側が接続された第２のダイオード回路と、
前記半導体基板上に絶縁膜を介して形成され、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成され、前記第１の端子にカソード側が接続された第３のダイオード回路と、
前記半導体基板上に絶縁膜を介して形成され、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成され、前記第３のダイオード回路のアノード側にアノード側が接続され、前記第２のダイオード回路のアノード側にカソード側が接続された第４のダイオード回路と、
前記第１のダイオード回路のカソード側にカソードが接続され、前記第３のダイオード回路のアノード側にアノードが接続され、前記第１のダイオード回路ないし前記第４のダイオード回路のそれぞれ複数直列に接続された前記多結晶シリコンダイオードの逆方向降伏電圧のそれぞれの総和よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる単結晶シリコンダイオードと、を備える
ことを特徴とする半導体装置。 - 前記直列に接続された多結晶シリコンダイオード間に、金属が接続されていることを特徴とする請求項２または４に記載の半導体装置。
Priority Applications (2)
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| JP2008300919A JP2010129663A (ja) | 2008-11-26 | 2008-11-26 | 半導体装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008300919A JP2010129663A (ja) | 2008-11-26 | 2008-11-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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ID=42195401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008300919A Abandoned JP2010129663A (ja) | 2008-11-26 | 2008-11-26 | 半導体装置 |
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014125862A1 (ja) * | 2013-02-12 | 2014-08-21 | セイコーインスツル株式会社 | クランプ素子を備えた半導体装置 |
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| KR20120071057A (ko) * | 2010-12-22 | 2012-07-02 | 삼성전자주식회사 | 다이오드 및 그것을 포함하는 정전기 방전 보호 회로 |
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| JP2013201164A (ja) * | 2012-03-23 | 2013-10-03 | Toshiba Corp | 半導体装置 |
| US9728529B2 (en) * | 2014-04-14 | 2017-08-08 | Infineon Technologies Dresden Gmbh | Semiconductor device with electrostatic discharge protection structure |
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2008
- 2008-11-26 JP JP2008300919A patent/JP2010129663A/ja not_active Abandoned
-
2009
- 2009-09-11 US US12/558,474 patent/US20100127259A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014125862A1 (ja) * | 2013-02-12 | 2014-08-21 | セイコーインスツル株式会社 | クランプ素子を備えた半導体装置 |
| JP2014154786A (ja) * | 2013-02-12 | 2014-08-25 | Seiko Instruments Inc | クランプ素子を備えた半導体装置 |
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| Publication number | Publication date |
|---|---|
| US20100127259A1 (en) | 2010-05-27 |
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110228 |
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Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20120607 |