CN104978150B - 存储器装置的控制方法、存储器装置和存储器*** - Google Patents

存储器装置的控制方法、存储器装置和存储器*** Download PDF

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Abstract

本发明公开了一种存储器装置的控制方法、存储器装置和存储器***。所述存储器***包含存储器控制单元及存储器晶粒。所述存储器晶粒依据所述存储器控制单元所产生的地址信息与存取信号以通过异步于***时钟的方式执行数据存取。在对所述存储器晶粒读取数据时，所述存储器晶粒依据欲读取数据自所述存储器晶粒读取出来所经过的存储器内部读取时间来产生数据追随信号。所述存储器控制单元与所述存储器晶粒是由其相互间传递的数据追随信号来撷取所传递的数据。所述控制方法定义出异步操作的存储器接口协议，达到可靠且高速的数据读写传输。

Description

存储器装置的控制方法、存储器装置和存储器***
技术领域
本发明涉及存储器装置的接口协议，特别涉及一种存储器装置的异步操作方法及其相关的存储器装置与存储器***。
背景技术
现行的高性能存储器集成电路(integrated circuit，IC)，都以同步(synchronous)操作来达到高数据存取频率的目的，其使用方法为在其寻址到数据存取之间有一约定时钟(clock)数目的延迟时间(latency)，使得存储器不必等待数据存取动作完成，即可在延迟时间内允许后续地址的连续寻址，并且以此提高数据存取的频率。而异步(asynchronous)存储器则是单纯以寻址到完成所寻址的地址的数据存取，来规范存储器的数据存取操作，其下一地址的寻址必须等待数据存取完成之后，故无法达到高数据存取频率的目的。然而，现行标准的高性能存储器，其***电路更加复杂庞大，造成负面影响，除了大幅增加存储器晶粒的面积成本外，也不利于存储器功耗的表现。
因此，需要一种创新的存储器架构与传输接口协议，由存储器及***端来整体考虑其带宽、功耗的优化，进而降低存储器***的整体成本。
发明内容
因此，本发明的目的之一在于公开一种异步于***时钟的存储器装置控制方法及其相关的存储器装置与存储器***，来解决上述问题。
本发明的另一目的在于公开一种异步内存传输接口协议，用以极简化存储器***的复杂性。
本发明的一实施例公开了一种存储器装置的控制方法。所述存储器装置的控制方法包含下列步骤：依据一地址信息与一存取信号以通过异步于***时钟的方式对所述存储器装置执行一数据存取；当所述存取信号指示一读取操作时，依据一欲读取数据自所述存储器装置内部读取出来所经过的一存储器内部读取时间来产生一数据追随信号；以及将所述数据追随信号伴随所述欲读取数据输出到所述存储器装置外部的一存储器控制单元，以作为所述存储器控制单元用来撷取所述欲读取数据的一参考信号。
在一具体实施方式中，当欲传递的数据经由所述数据传输路径在所述存储器控制单元与所述存储器装置之间进行传递时，所述存储器控制单元与所述存储器装置两者之中的一个会产生相对应的数据追随信号，以供所述存储器控制单元与所述存储器装置两者之中的另一个依据所产生的数据追随信号来撷取所述欲传递的数据。
本发明的另一实施例公开了一种存储器装置。所述存储器装置包含一存储器单元阵列以及一控制电路。所述控制电路耦接到所述存储器单元阵列与所述存储器装置外部的一存储器控制单元之间。所述控制电路用以依据一地址信息与一存取信号以通过异步于***时钟的方式对所述存储器单元阵列执行一数据存取。当所述存取信号指示一读取操作时，所述控制电路还依据一欲读取数据自所述存储器单元阵列读取出来所经过的一存储器内部读取时间来产生一数据追随信号，以及将所述数据追随信号伴随所述欲读取数据输出到所述存储器控制单元，以作为所述存储器控制单元用来撷取所述欲读取数据的一参考信号。
在一具体实施方式中，所述控制电路会同时输出所述数据追随信号与所述欲读取数据。在另一具体实施方式中，所述存储器控制单元会依据所述参考信号来撷取所述存储器装置的所述欲读取数据。
本发明的另一实施例公开了一种存储器***。所述存储器***包含一存储器控制单元以及一存储器晶粒。所述存储器控制单元外接于所述存储器晶粒，用以产生一地址信息与一存取信号。所述存储器晶粒依据所述地址信息与所述存取信号以通过异步于***时钟的方式执行一数据存取。当所述存取信号指示一读取操作时，所述存储器晶粒会依据一欲读取数据自所述存储器晶粒内部读取出来所经过的一存储器内部读取时间来产生一数据追随信号，以及将所述数据追随信号伴随所述欲读取数据输出到所述存储器控制单元，以作为所述存储器控制单元用来撷取所述欲读取数据的一参考信号。
在一具体实施方式中，在对所述存储器晶粒执行数据存取时，所述存储器控制单元与存储器晶粒两者之中的一个会产生相对应的数据追随信号，以作为所述存储器控制单元与存储器晶粒两者之中的另一个用来存取数据的撷取信号。
本发明所公开的存储器***、存储器装置及/或存储器装置的控制方法可定义出异步存储器传输接口，其通过存取数据的追随信号来达成可靠及高速的数据读写传输。在此异步存储器传输接口协议下的存储器***电路可不含先进先出电路(first in firstout，FIFO)及锁相环(phase lock loop，PLL)，而可利用串行器(serializer)将预取的多笔数据(prefetched data)串接到存储器晶粒外的接口，以达到提高存储器带宽的需求，进而增加存储器晶粒利用率以及简化控制端电路，并且实现可靠及高速的数据存取传输。
附图说明
图1是本发明存储器***的一实施例的功能方块示意图。
图2是图1所示的存储器***在一数据读取操作下的信号时序图。
图3是图1所示的存储器***在一数据写入操作下的信号时序图。
图4是图1所示的存储器***在一数据读取操作下的信号时序图。
图5是图1所示的存储器***在一数据写入操作下的信号时序图。
图6是本发明存储器***的另一实施例的功能方块示意图。
图7是图6所示的存储器***在一数据读取操作下的信号时序图。
图8是图6所示的存储器***在一数据写入操作下的信号时序图。
其中，附图标记说明如下：
100、600 存储器***
110、610 存储器装置
114 存储器单元阵列
116、616 控制电路
118 串行器/解串器
120、620 存储器控制单元
630 同步器
MQ、DQ 数据传输路径
DQSI 起始信号
QS 数据追随信号
ADD 地址信息
CT 存取信号
WE# 写入使能状态
Addr、Addr_0～Addr_3 地址
ACS 辅助信号
CK 时钟信号
CK#、QS# 反相信号
T1～T6 时间
tAA 地址存取时间
DQ_r0、DQ_r1、DQ_r2[0]、DQ_r2[1]、 读取数据
DQ_r3[0]、DQ_r3[1]、DQ_x
DQ_w0、DQ_w1、DQ_w2[0]、DQ_w2[1]、 写入数据
DQ_w3[0]、DQ_w3[1]、DQ_y[0]、DQ_y[1]
具体实施方式
存储器晶粒(或存储器装置)可包含存储器单元阵列(memory cell array)以及存储器***电路(memory peripheral circuit)。本发明所公开的存储器晶粒(或存储器装置)以异步于***时钟(system clock)的操作方式来执行数据的存取，因此可省略一部份的存储器***电路(例如，锁相环(Phase-Locked Loop，PLL)或延迟锁相环(Delay-LockedLoop，DLL)及先进先出电路(FIFO))，而另一部分的存储器装置***电路可由外接于存储器晶粒的存储器控制单元来取代，故能大幅提升存储器晶粒的单元利用率、简化整体存储器***复杂度，并且达到可靠且高速的数据传输。
图1是本发明存储器***的一实施例的功能方块示意图。存储器***100可包含(但不限于)一存储器装置110(或存储器晶粒)以及一存储器控制单元120，其中存储器控制单元120外接于存储器装置110，并且可产生一存取信号CT以及一地址信息ADD以对存储器装置110下达存取命令以及执行寻址与数据存取的操作。在此实施例中，当存储器装置110与存储器控制单元120之间执行数据传输时，存储器装置110与存储器控制单元120的其中之一可产生用于追随所传输的数据的追踪信号，以供存储器装置110与存储器控制单元120两者之中的另一方依据所述追踪信号来撷取所传输的数据。举例来说，在存储器***100操作于一数据读取模式的情形下，存储器装置110可依据存取信号CT所传达/指示的存取命令(例如，读取命令)以及寻址信号(用来对地址信息ADD所指示的地址执行寻址)以通过异步于***时钟的方式来执行数据存取与寻址，并且可依据一欲读取数据(储存在存储器装置110之中)自存储器装置110内部读取出来所经过的一存储器内部读取时间来产生一数据追随信号QS，以及将数据追随信号QS伴随所述欲读取数据输出到存储器控制单元120，以作为存储器控制单元120用来撷取所述欲读取数据的一参考信号。在一具体实施方式中，存储器装置110还可将数据追随信号QS在输出到存储器控制单元120之前驱动一数据串行电路，使数据追随信号QS与经由串行处理的所述欲读取数据同时输出。
值得注意的是，由于存储器装置110是由其外部的存储器控制单元120所控制，故可不需设置部分的存储器***电路，进而增加存储器晶粒的储存容量/单元利用率。另外，由于所述欲读取数据可根据数据追随信号QS来传输，因此，存储器装置110的存储器***电路可以不需设置先进先出电路及/或锁相环，也就是说，存储器装置110与存储器控制单元120之间的具有相当简化的异步操作的存储器接口传输协议。
在具体实施方式中，存储器装置110可包含一存储器单元阵列(memory cellarray)114以及一控制电路116。存储器单元阵列114可用来储存数据。控制电路116耦接到存储器单元阵列114与存储器装置110外部的一数据传输路径DQ，并且可用来依据地址信息ADD以及存取信号CT所传达的一存取命令(例如，读取/写入命令)，通过异步于***时钟的方式对存储器单元阵列114执行一数据存取。当所述存取命令是一读取命令(也就是说，存取信号CT指示一读取操作)时，控制电路116可依据一欲读取数据(地址信息ADD所对应的数据)自存储器单元阵列114读取出来所经过的一存储器内部读取时间(例如，一地址存取时间(address access time，tAA))来产生数据追随信号QS，以及将数据追随信号QS伴随所述欲读取数据输出到存储器控制单元120(经由数据传输路径DQ)，以作为存储器控制单元120用来撷取所述欲读取数据的所述参考信号。
为了对本发明的技术特征有更进一步的了解，图2与图3绘示了存储器***100在多个操作情形下的信号时序图。在图2与图3所示的具体实施方式中，图1所示的存取信号CT可包含一写入使能(write enable)状态WE#(也就是说，一存取命令)，其可指示一读取操作或一写入操作。地址信息ADD可指示出一欲存取数据的地址Addr。另外，图1所示的控制电路116可依据存储器控制单元120所提供的一辅助信号ACS来撷取存取信号CT与地址信息ADD，以执行所述数据存取。值得注意的是，存取信号CT还可包含其他的控制状态。举例来说，存取信号CT还可包含一刷新(refresh)状态。
请连同图1来参阅图2，图2是图1所示的存储器***100在一数据读取操作下的信号时序图。由图2可知，在时间点T1，控制电路116可接收辅助信号ACS以存取位于地址Addr_0的数据。另外，数据追随信号QS的起始参考点(产生数据追随信号QS的触发时间点)是控制电路116接收地址信息ADD与存取信号CT之后开始执行所述数据存取的时间点(即时间点T1)。值得注意的是，为了使数据追随信号QS可在适当的时间点进行反转(toggle)以供数据串行存取之用，存储器控制单元120还可产生一起始信号DQSI，其中控制电路116可于所述数据存取开始执行时接收起始信号DQSI，并且可依据始信号DQSI来决定数据追随信号QS的起始参考点。也就是说，控制电路116可同时接收存取信号CT、地址信息ADD以及起始信号DQSI，其中辅助信号ACS的信号跳变(transition)可对齐于起始信号DQSI的信号跳变(在此具体实施方式中，辅助信号ACS的上升沿会与起始信号DQSI的上升沿对齐)。经过一存储器内部读取时间(地址存取时间tAA)之后(时间点T2))，控制电路116便可产生数据追随信号QS。在一设计变化中(但本发明不限于此)，数据追随信号QS也可实施为起始信号DQSI延迟所述存储器内部读取时间的一副本(replica)信号。
这样，控制电路116便可依据数据追随信号QS来将对应于地址信息ADD(即，地址Addr_0)的一读取数据DQ_r0自存储器装置110/存储器单元阵列114读取出来。在此具体实施方式中，控制电路116可将数据追随信号QS输出到数据传输路径DQ，以使数据追随信号QS伴随读取数据DQ_r0同时输出到数据传输路径DQ。存储器控制单元120便可依据数据追随信号QS来撷取读取数据DQ_r0。接下来，控制电路116可依据数据追随信号QS来将下一笔数据(储存于地址Addr_1的读取数据DQ_r1)自存储器装置110输出。
请注意，以上数据追随信号QS的实施方式仅供说明之需，并非用来作为本发明的限制。在一设计变化中，控制电路116也可以直接将存取信号CT及地址信息ADD的撷取信号(辅助信号ACS)作为数据追随信号QS的起始信号。也就是说，可省略起始信号DQSI。在另一设计变化中，数据追随信号QS也可实施为辅助信号ACS延迟所述存储器内部读取时间(例如，地址存取时间tAA)的一副本信号。简言之，只要是从数据追随信号QS的起始参考点经过所述存储器内部读取时间之后反转(toggle)数据追随信号QS的实施方式，均遵循本发明的发明精神而落入本发明的范畴。
请连同图1来参阅图3，图3是图1所示的存储器***100在一数据写入操作下的信号时序图。在此具体实施方式中，存储器控制单元120可依据一预定写入速率来产生起始信号DQSI，而控制电路116便可依据起始信号DQSI将欲存取数据(写入数据DQ_w0与DQ_w1)储存到存储器单元阵列114之中(即，地址Addr_0以及地址Addr_1)。值得注意的是，由于起始信号DQSI是伴随所述欲存取数据而经由数据传输路径DQ输入到存储器装置110，而存储器装置110会根据起始信号DQSI来写入所述欲存取数据，因此，在写入操作下的起始信号DQSI可作为存储器控制单元120与存储器装置110之间的数据追随信号(追随所传输的数据的追踪信号)。由于本领域的技术人员应可了解图3所示的数据写入操作的操作细节，进一步的说明在此便不再赘述。
本发明所公开的存储器架构/接口协议也可应用于高速传输。请连同图1来参阅图4，图4是图1所示的存储器***100在一数据读取操作下的信号时序图。在此具体实施方式中，存储器***100可操作在多笔数据预取(pre-fetch)模式。(例如，两倍数据预取模式(2nprefetch)))，其中存储器装置110可通过数据预取来提升内存带宽，以及数据传输路径MQ(位于存储器单元阵列114与控制电路116之间)的数据总线宽度可以是数据传输路径DQ(位于存储器装置110与存储器控制单元120之间)的数据总线宽度的两倍。因此，图4所示的信号时序与图2的数据读取时序之间主要的差别在于：于数据追随信号QS的每一信号跳变(也就是说，上升沿与下降沿)均可输出欲读取数据。
由图4可知，由于储存于地址Addr_2/Addr_3的欲读取数据可包含多笔子数据，因此存取信号CT所指示的所述读取操作是一连续数据读取操作，其中上述存储器内部读取时间包含所述多笔子数据自存储器单元阵列114读取出来所分别经过的多个子读取时间。以储存于地址Addr_2的欲读取数据为例，其包含多笔子数据(读取数据DQ_r2[0]与DQ_r2[1])。控制电路116可是所述数据存取开始执行时接收起始信号DQSI(时间点T3)，并且依据所述多笔子数据自存储器单元阵列114读取出来所分别经过的多个子读取时间(时间点T3与T5之间的子读取时间tAA，时间点T4与T6之间的子读取时间tAA)来产生数据追随信号QS，其中数据追随信号QS的起始参考点可依据起始信号DQSI来决定。
在具体实施方式中(但本发明不限于此)，图1所示的控制电路116可包含一串行器/解串器(serializer/deserializer，SerDes)118以对欲存取数据执行串行/解串处理，进而提升存储器装置110的数据传输速率/带宽。举例来说，串行器/解串器118可对欲读取数据(储存于地址Addr_2的数据与地址Addr_3的数据)执行串行处理，以及将数据追随信号QS伴随经串行处理后的读取数据DQ_r2[0]、DQ_r2[1]、DQ_r3[0]与DQ_r3[1]输出到存储器控制单元120(经由数据传输路径DQ)。
值得注意的是，控制电路116也可以直接参照辅助信号ACS的信号跳变来反转数据追随信号QS，并且据以输出经串行处理后的欲读取数据DQ_r2[0]、DQ_r2[1]、DQ_r3[0]与DQ_r3[1]。另外，在一设计变化中，控制电路116也可以采用不同于串行/解串的数据存取架构来实现一次寻址即可存取多笔数据的操作。由于本领域的技术人员经由阅读图1～图3的相关说明之后，应可了解图4所示的信号时序图的相关细节，因此进一步的说明在此便不再赘述。
请连同图1来参阅图5，图5是图1所示的存储器***100在一数据写入操作下的信号时序图。与图4所示的具体实施方式相似，存储器装置110可包含串行器/解串器118来提升存储器装置110的数据传输速率/带宽，其中数据传输路径MQ的数据总线宽度可以是数据传输路径DQ的数据总线宽度的两倍。在此具体实施方式中，存储器控制单元120可依据一预定写入速率来产生起始信号DQSI，而控制电路116便可依据起始信号DQSI将欲存取数据(写入数据DQ_w2[0]、DQ_w2[1]、DQ_w3[0]与DQ_w3[1])储存到存储器单元阵列114之中(即，地址Addr_2以及地址Addr_3)，其中于数据追随信号QS的每一信号跳变(即，上升沿与下降沿)均可写入欲存取数据。由于本领域的技术人员经由阅读图1～图4的相关说明之后，应可了解图5所示的信号时序图的相关细节，因此进一步的说明在此便不再赘述。
值得注意的是，本发明所公开的存储器***/存储器装置并不限于操作于单笔或两倍数据预取模式。本发明所公开的异步内存传输接口也可以适用于更多笔预取数据的存储器架构，以进一步增加数据传输带宽。只要将存储器内部预取的多笔数据通过异步于***时钟的数据追随信号驱动，并且依据一特定次序串行输出到存储器装置外部接口，相关的设计变化均属本发明的范畴。
另外，以上依据辅助信号来撷取地址信息及存取信号的实施方式仅供说明之需，并非用来作为本发明的限制。在一具体实施方式中，图1所示的控制电路116可接收至少一(一个或多个)辅助信号，并且据以撷取地址信息ADD与存取信号CT。在地址信息ADD包含多个分段信息的情形下，控制电路116便可依据所述至少一辅助信号在不同的时间点撷取所述多个分段信息。举例来说(但本发明不限于此)，地址信息ADD可包含N个分段信息(N是大于1的正整数)，因此，图2所示的地址Addr_0可分为N个部份来撷取。在具体实施方式中，控制电路116可接收N个辅助信号，进而依据所述N个辅助信号之中的第一辅助信号在第一时间点撷取地址Addr_0之中第一部分的比特，依据所述N个辅助信号之中的第二辅助信号在第二时间点撷取地址Addr_0之中第二部分的比特，以此类推。值得注意的是，若地址信息ADD是以二段的方式来撷取(即，N等于2)，则控制电路116可以仅依据单一辅助信号来撷取地址信息ADD，举例来说，地址信息ADD的第一分段信息可在所述单一辅助信号的上升沿来撷取，而地址信息ADD的第二分段信息可在所述单一辅助信号的下降沿来撷取。
在控制电路116依据所述至少一辅助信号于不同的时间点撷取地址信息ADD的所述多个分段信息的情形下，控制电路116还可依据所述至少一辅助信号来决定数据追随信号QS的起始参考点数据。当至少一辅助信号包含多个辅助信号时，数据追随信号QS的起始参考点可以是控制电路116完成接收所述多个分段信息与存取信号CT之后开始执行所述数据存取的时间点。
再者，用来撷取地址信息与存取信号的辅助信号也可由一行地址选通(rowaddress strobe，RAS)信号及/或一列地址选通(column address strobe，CAS)信号来实施，其中所述行地址选通信号可指示出行(或字线)的启用状态，而所述列地址选通信号可指示出列(或位线)的启用状态。因此，图1所示的控制电路116便可在不同时间分别执行存储器单元阵列114的列地址寻址与行地址寻址，而数据追随信号QS的起始点可以是控制电路116对存储器单元阵列114执行寻址与存取的时间点。
基于上述说明可知，本发明所公开的存储器装置的控制方法可简单归纳如下：依据一地址信息与一存取信号以通过异步于***时钟的方式对所述存储器装置执行一数据存取；当所述存取信号指示一读取操作时，依据一欲读取数据自所述存储器装置内部读取出来所经过的一存储器内部读取时间来产生一数据追随信号；以及将所述数据追随信号伴随所述欲读取数据输出至所述存储器装置外部的一存储器控制单元，以作为所述存储器控制单元用来撷取所述欲读取数据的一参考信号。由于本领域的技术人员经由阅读图1～图5的相关说明之后，应可了解上述控制方法中每一步骤的操作细节，因此进一步的说明在此便不再赘述。
本发明所公开的内存控制方法也可以应用于具有同步接口的存储器装置。请参阅图6，图6是本发明存储器***的另一实施例的功能方块示意图。图6所示的存储器架构是基于图1所示的存储器架构，而两者之间主要的差别在于图6所示的存储器***600可包含一同步器(synchronizer)630以实现存储器装置610与存储器控制单元620之间的同步接口。在此实施例中，存储器装置610可包含一控制电路616以及图1所示的存储器单元阵列114。控制电路616可包含同步器630，而同步器630可包含图1所示的串行器/解串器118，其中同步器630耦接到存储器控制单元620，用以接收一时钟信号CK(或其反相信号CK#；以虚线表示)，并且据以执行信号同步操作。请注意，将串行器/解串器118和同步器630分开设置也是可行的。举例来说(但本发明不限于此)，在图1所示的实施例中，可将图6所示的同步器630(不包含串行器/解串器118)设置于控制电路116与存储器控制单元120之间。
请一并参阅图6与图7。图7绘示了图6所示的存储器***600在一数据读取操作下的信号时序图。由图7可知，在控制电路616接收存取信号CT(包含写入使能状态WE#)并且经过一存储器内部读取时间之后，同步器630可将控制电路616所输出的欲读取数据DQ_x与数据追随信号QS均同步于时钟信号CK(或其反相信号CK#)，以及依据时钟信号CK的一预定时钟周期个数或一预定延迟来将同步于时钟信号CK的欲读取数据DQ_x与数据追随信号QS(或其反相信号QS#；以虚线表示)同步地输出到存储器控制单元620，其中图7所示的“tAC”是时钟触发后的访问时间(address access time from clock)。也就是说，在控制电路616接收存取信号CT并且经过一存储器内部读取时间之后，存储器控制单元620可依据时钟信号CK的一预定时钟周期个数或一预定延迟来从存储器装置610内部同步地撷取欲读取数据DQ_x，而欲读取数据DQ_x与数据追随信号QS均可同步于时钟信号CK。
除了实现存储器装置的输出端同步化，也可以利用时钟信号来实现存储器装置的输入端同步化。举例来说(但本发明不限于此)，同步器630可接收一时钟信号来实现输入端同步化。在此实施例中，同步器630可将存取信号CT所指示的一存取命令(写入使能状态WE#)同步所述时钟信号，以及将同步于辅助信号ACS的所述存取命令传送到控制电路616。这样，输入到存储器装置610内部的所述存取命令便可同步于所述时钟信号。
值得注意的是，以上存储器装置与存储器控制单元之间的同步接口的实施方式仅供说明之需，并非用来作为本发明的限制。举例来说，也可以将图6所示的同步器630设置在控制电路616之中，以实现存储器装置与存储器控制单元之间的同步接口。
存储器装置的输入、输出端的同步化也可以实施在数据写入模式之中。请一并参阅图6与图8，图8为图6所示的存储器***600在一数据写入操作下的信号时序图。由图8可知，同步器630可将写入使能状态WE#(存取命令)同步于辅助信号ACS(实施为时钟信号)，以及将欲存取数据(写入数据DQ_y[0]与DQ_y[1])与数据追随信号QS同步于时钟信号CK。由于本领域的技术人员经由阅读图1～图7的相关说明之后，应可了解图8所示的信号时序图的相关细节，进一步的说明在此便不再赘述。
综上所述，本发明所公开的存储器***、存储器装置及/或存储器装置的操作方法可定义出异步存储器传输接口，其可通过存取数据的追随信号来达成可靠及高速的数据读写传输。另外，本发明所公开的存储器传输接口还可通过数据预取来提高存储器带宽。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (23)

1.一种存储器装置的控制方法，其特征在于，包含：
依据一地址信息与一存取信号以通过异步于***时钟的方式对所述存储器装置执行一数据存取；
当所述存取信号指示一读取操作时，利用所述存储器装置依据一欲读取数据自所述存储器装置内部读取出来所经过的一地址存取时间来产生一数据追随信号；以及
将所述数据追随信号伴随所述欲读取数据从所述存储器装置输出到所述存储器装置外部的一存储器控制单元，以作为所述存储器控制单元从所述存储器装置撷取所述欲读取数据的一参考信号。
2.如权利要求1所述的控制方法，其特征在于，所述数据追随信号的起始参考点是在所述存储器装置接收所述地址信息与所述存取信号之后对所述存储器装置开始执行所述数据存取的时间点。
3.如权利要求1所述的控制方法，其特征在于，还包含：
依据至少一辅助信号来将所述地址信息与所述存取信号撷取到所述存储器装置内部。
4.如权利要求3所述的控制方法，其特征在于，依据所述至少一辅助信号来将所述地址信息与所述存取信号撷取到所述存储器装置内部的步骤包含：依据所述至少一辅助信号来分段撷取所述地址信息，使得所述地址信息所包含的多个分段信息会在不同的时间点撷取到所述存储器装置内部。
5.如权利要求4所述的控制方法，其特征在于，所述至少一辅助信号包含多个辅助信号，以及所述多个分段信息会分别依据所述多个辅助信号来撷取到所述存储器装置内部。
6.如权利要求4所述的控制方法，其特征在于，所述数据追随信号的起始参考点是在所述存储器装置完成接收所述多个分段信息与所述存取信号之后对所述存储器装置开始执行所述数据存取的时间点。
7.如权利要求3所述的控制方法，其特征在于，所述数据追随信号的起始参考点是依据所述至少一辅助信号来决定。
8.如权利要求3所述的控制方法，其特征在于，所述至少一辅助信号是一时钟信号，以及依据所述至少一辅助信号来将所述地址信息与所述存取信号撷取到所述存储器装置内部的步骤包含：
使所述存取信号所指示的一存取命令同步于所述时钟信号；以及
将同步于所述时钟信号的所述存取命令撷取到所述存储器装置内部。
9.如权利要求1所述的控制方法，其特征在于，还包含：
在所述存储器装置接收所述存取信号且经过所述存储器内部读取时间之后，依据一时钟信号的一预定时钟周期个数或一预定延迟来从所述存储器装置内部同步地撷取所述欲读取数据；以及
使所述数据追随信号以及从所述存储器装置内部所撷取的所述欲读取数据均同步于所述时钟信号。
10.如权利要求1所述的控制方法，其特征在于，所述欲读取数据包含多笔子数据，所述读取操作是一连续数据读取操作，所述存储器内部读取时间包含所述多笔子数据自所述存储器装置内部读取出来所分别经过的多个子读取时间，以及所述控制方法还包含：
于所述数据存取开始执行时，将一起始信号输入到所述存储器装置；
以及依据所述欲读取数据自所述存储器装置内部读取出来所经过的所述存储器内部读取时间来产生所述数据追随信号的步骤包含：
依据所述多个子读取时间来产生所述数据追随信号；
其中所述数据追随信号的起始参考点是依据所述起始信号来决定。
11.一种存储器装置，其特征在于，包含：
一存储器单元阵列；以及
一控制电路，耦接于所述存储器单元阵列与所述存储器装置外部的一存储器控制单元之间，用以依据一地址信息与一存取信号以通过异步于***时钟的方式对所述存储器单元阵列执行一数据存取，其中当所述存取信号指示一读取操作时，所述控制电路还依据一欲读取数据自所述存储器单元阵列读取出来所经过的一地址存取时间来产生一数据追随信号，以及将所述数据追随信号伴随所述欲读取数据从所述存储器装置输出到所述存储器装置外部的所述存储器控制单元，以作为所述存储器控制单元从所述存储器装置撷取所述欲读取数据的一参考信号。
12.如权利要求11所述的存储器装置，其特征在于，所述数据追随信号的起始参考点是所述控制电路接收所述地址信息与所述存取信号之后开始执行所述数据存取的时间点。
13.如权利要求11所述的存储器装置，其特征在于，所述控制电路是依据至少一辅助信号来撷取所述地址信息与所述存取信号。
14.如权利要求13所述的存储器装置，其特征在于，所述地址信息包含多个分段信息，以及所述控制电路是依据所述至少一辅助信号在不同的时间点撷取所述多个分段信息。
15.如权利要求14所述的存储器装置，其特征在于，所述至少一辅助信号包含多个辅助信号，以及所述控制电路是分别依据所述多个辅助信号来撷取所述多个分段信息。
16.如权利要求14所述的存储器装置，其特征在于，所述数据追随信号的起始参考点是所述控制电路完成接收所述多个分段信息与所述存取信号之后开始执行所述数据存取的时间点。
17.如权利要求13所述的存储器装置，其特征在于，所述控制电路是依据所述至少一辅助信号来决定所述数据追随信号的起始参考点。
18.如权利要求13所述的存储器装置，其特征在于，所述至少一辅助信号是一时钟信号，以及所述存储器装置还包含：
一同步器，耦接到所述存储器控制单元，用以接收所述时钟信号以及所述存取信号、将所述存取信号所指示的一存取命令同步于所述时钟信号，以及将同步于所述时钟信号的所述存取命令传送到所述控制电路。
19.如权利要求11所述的存储器装置，其特征在于，还包含：
一同步器，耦接到所述存储器控制单元，所述同步器用以接收一时钟信号，其中在所述控制电路接收所述存取信号且经过所述存储器内部读取时间之后，所述同步器还将所述控制电路所输出的所述欲读取数据与所述数据追随信号均同步于所述时钟信号，以及依据所述时钟信号的一预定时钟周期个数或一预定延迟来将同步于所述时钟信号的所述欲读取数据与所述数据追随信号输出到所述存储器控制单元。
20.如权利要求11所述的存储器装置，其特征在于，所述欲读取数据包含多笔子数据，所述读取操作是一连续数据读取操作，以及所述存储器内部读取时间包含所述多笔子数据自所述存储器装置内部读取出来所分别经过的多个子读取时间；以及所述控制电路在所述数据存取开始执行时接收一起始信号，依据所述多个子读取时间来产生所述数据追随信号，以及依据所述起始信号来决定所述数据追随信号的起始参考点。
21.如权利要求20所述的存储器装置，其特征在于，所述控制电路包含：
一串行器/解串器，用以对所述欲读取数据执行串行处理，以及将所述数据追随信号伴随经串行处理后的所述欲读取数据输出到所述存储器控制单元。
22.如权利要求11所述的存储器装置，其特征在于，所述存储器装置是一存储器晶粒。
23.一种存储器***，其特征在于，包含：
一存储器控制单元，用以产生一地址信息与一存取信号；以及
一存储器晶粒，其中所述存储器控制单元外接于所述存储器晶粒，所述存储器晶粒依据所述地址信息与所述存取信号以通过异步于***时钟的方式执行一数据存取；
其中当所述存取信号指示一读取操作时，所述存储器晶粒依据一欲读取数据自所述存储器晶粒内部读取出来所经过的一地址存取时间来产生一数据追随信号，以及将所述数据追随信号伴随所述欲读取数据从所述存储器晶粒输出到所述存储器晶粒外部的所述存储器控制单元，以作为所述存储器控制单元从所述存储器晶粒撷取所述欲读取数据的一参考信号。
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