KR20180096389A - 반도체 메모리 장치 - Google Patents
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Abstract
반도체 메모리 장치는 메모리 셀 어레이 영역, 주변 영역 및 인터페이스 영역을 포함한다. 상기 메모리 셀 어레이 영역은 적어도 하나의 플레인을 포함한다. 상기 주변 영역은 상기 메모리 셀 어레이의 일 측면에 인접하여 형성된다. 상기 인터페이스 영역은 상기 주변 영역의 일 측면에 인접하여 형성되고, 복수의 데이터 입출력 패드를 포함한다. 상기 주변 영역은 상기 메모리 셀 어레이 영역 및 상기 인터페이스 영역 사이에 형성되는 데이터 경로 로직 영역을 포함하되, 상기 인터페이스 영역은, 상기 데이터 입출력 패드를 통해 입력되는 데이터를 상기 메모리 셀 어레이 영역으로 전달하거나, 상기 메모리 셀 어레이로부터 전달받은 데이터를 상기 데이터 입출력 패드를 통해 출력하도록 구성되는 서데스(SERDES) 영역을 포함한다.
Description
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시예는 제작 비용을 절감하고, 칩 사이즈를 줄일 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이 영역, 주변 영역 및 인터페이스 영역을 포함한다. 상기 메모리 셀 어레이 영역은 적어도 하나의 플레인을 포함한다. 상기 주변 영역은 상기 메모리 셀 어레이의 일 측면에 인접하여 형성된다. 상기 인터페이스 영역은 상기 주변 영역의 일 측면에 인접하여 형성되고, 복수의 데이터 입출력 패드를 포함한다. 상기 주변 영역은 상기 메모리 셀 어레이 영역 및 상기 인터페이스 영역 사이에 형성되는 데이터 경로 로직 영역을 포함하되, 상기 인터페이스 영역은, 상기 데이터 입출력 패드를 통해 입력되는 데이터를 상기 메모리 셀 어레이 영역으로 전달하거나, 상기 메모리 셀 어레이로부터 전달받은 데이터를 상기 데이터 입출력 패드를 통해 출력하도록 구성되는 서데스(SERDES) 영역을 포함한다.
일 실시예에서, 상기 서데스 영역에는 복수의 서데스들이 형성되고, 상기 복수의 서데스들 각각은 시리얼라이저(Serializer) 및 디시리얼라이저(Deserializer)를 포함할 수 있다.
일 실시예에서, 상기 서데스 영역은 상기 복수의 데이터 입출력 패드에 인접하여 위치할 수 있다.
일 실시예에서, 상기 복수의 서데스 각각은 상기 복수의 데이터 입출력 패드 중 대응하는 데이터 입출력 패드와 연결될 수 있다.
일 실시예에서, 상기 인터페이스 영역은 적어도 하나의 리피터(repeater)를 포함할 수 있다. 또한, 상기 리피터는 상기 서데스 영역으로부터 상기 메모리 셀 어레이 영역으로 데이터를 전달하도록 구성될 수 있다.
일 실시예에서, 상기 인터페이스 영역은, 제어 신호를 수신하기 위한 패드들을 더 포함할 수 있다.
일 실시예에서, 상기 주변 영역은 상기 메모리 셀 어레이 영역 및 상기 인터페이스 영역 사이에 형성되는 제 1 영역 및 제 2 영역을 더 포함할 수 있다. 또한, 상기 데이터 경로 로직 영역은 상기 제 1 영역 및 상기 제 2 영역 사이에 위치할 수 있다.
일 실시예에서, 상기 제 1 영역 및 상기 제 2 영역 중 적어도 하나의 영역에는 상기 반도체 메모리 장치의 동작을 제어하는 제어 로직이 형성될 수 있다.
일 실시예에서, 상기 제 1 영역 및 상기 제 2 영역 중 적어도 하나의 영역에는 상기 반도체 메모리 장치의 동작을 위한 내부 전압을 생성하는 전압 생성부가 형성될 수 있다.
일 실시예에서, 상기 데이터 로직 영역은 내부 어드레스 생성을 위한 어드레스 카운터 및 내부 클럭 생성을 위한 클럭 생성부를 포함할 수 있다.
본 기술에 의하면, 제발명의 실시예는 제작 비용을 절감하고, 칩 사이즈를 줄일 수 있는 반도체 메모리 장치를 제공할 수 있다.
도 1은 반도체 메모리 장치의 핀 구성(pin configuration)을 설명하기 위한 도면이다.
도 2는 도 1의 반도체 메모리 장치의 구조를 나타낸 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 실시예를 나타낸 도면이다.
도 4는 도 2의 메모리 셀 어레이의 다른 실시예를 나타낸 도면이다.
도 5는 통상적인 반도체 메모리 장치의 내부 배치를 나타내는 도면이다.
도 6은 도 5의 반도체 메모리 장치의 내부 배치를 보다 상세히 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 내부 배치를 나타내는 도면이다.
도 8a는 도 7의 반도체 메모리 장치의 내부 배치를 보다 상세히 나타내는 도면이다.
도 8b는 도 8a의 인터페이스 영역을 보다 상세히 나타내는 도면이다.
도 9는 본 발명의 일 실시에 따른 반도체 메모리 장치와 호스트와의 연결을 나타내는 블록도이다.
도 10은 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 11은 도 9의 시스템의 응용 예를 보여주는 블록도이다.
도 12는 도 10의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 13은 도 12를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 2는 도 1의 반도체 메모리 장치의 구조를 나타낸 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 실시예를 나타낸 도면이다.
도 4는 도 2의 메모리 셀 어레이의 다른 실시예를 나타낸 도면이다.
도 5는 통상적인 반도체 메모리 장치의 내부 배치를 나타내는 도면이다.
도 6은 도 5의 반도체 메모리 장치의 내부 배치를 보다 상세히 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 내부 배치를 나타내는 도면이다.
도 8a는 도 7의 반도체 메모리 장치의 내부 배치를 보다 상세히 나타내는 도면이다.
도 8b는 도 8a의 인터페이스 영역을 보다 상세히 나타내는 도면이다.
도 9는 본 발명의 일 실시에 따른 반도체 메모리 장치와 호스트와의 연결을 나타내는 블록도이다.
도 10은 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 11은 도 9의 시스템의 응용 예를 보여주는 블록도이다.
도 12는 도 10의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 13은 도 12를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 반도체 메모리 장치의 핀 구성(pin configuration)을 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 복수의 라인들을 통해 외부 컨트롤러와 통신한다.
반도체 메모리 장치(100)는 칩 인에이블(CE#) 라인, 커맨드 래치 인에이블(CLE) 라인, 어드레스 래치 인에이블(ALE) 라인, 라이트 인에이블(WE#) 라인, 리드 인에이블(RE#) 라인, 레디비지(RB#) 라인 및 데이터 입출력(DQ0~DQ7) 라인들을 통해 컨트롤러와 통신한다.
칩 인에이블(CE#) 라인은 해당 반도체 메모리 장치(100)가 동작 가능하다는 신호를 나타낸다. 칩 인에이블(CE#) 라인의 신호는 동일한 채널에 연결된 저장 장치들에 선택적으로 인가될 수 있다. 칩 인에이블(CE#) 라인의 신호는 로우(low)로 떨어지면서 해당 칩 내의 모든 동작이 가능함을 나타내고, 칩 인에이블(CE#) 라인 신호가 하이(high)이면 해당 칩은 대기(standby) 상태일 수 있다.
레디비지(RB#) 라인 신호는 칩 내부에서 동작이 수행되는 동안 로우(low)로 떨어져 칩이 외부와 다른 신호를 주고 받지 못하도록 하고, 하이(high) 이면 칩이 레디(ready) 상태임을 나타낸다.
커맨드 래치 인에이블 신호(CLE)는 커맨드(CMD)가 저장 장치에 입력되는 동안 하이(high)가 된다. 어드레스 래치 인에이블 신호(ALE)는 어드레스(ADD)가 저장 장치에 입력되는 동안 때 하이(high)가 된다.
커맨드(CMD) 및 어드레스(ADD)는 라이트 인에이블 신호(WE#)가 하이(high)에서 로우(low)로 천이될 때 선택된 저장 장치에 입력된다.
라이트 인에이블 신호(WE#)는 커맨드 및 어드레스를 저장 장치에 로딩할 때 토글(toggle)되고, 리드 인에이블 신호(RE#)는 데이터를 컨트롤러로 로딩할 때 토글된다.
데이터 입출력(DQ0~DQ7) 라인들은 반도체 메모리 장치(100)로 커맨드, 어드레스 및 데이터를 입력하거나, 반도체 메모리 장치(100)로부터 컨트롤러로 데이터를 출력한다. 데이터가 8 비트로 구성되어 있으므로, 데이터 입출력(DQ0~DQ7) 라인들도 8개이다. 다만, 데이터 입출력 라인들의 수는 8개로 제한되지 않으며, 다양한 실시예에서 16개 또는 32개로 확장될 수 있다.
도 2는 도 1의 반도체 메모리 장치(100)의 구조를 나타낸 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120), 제어 로직(130) 및 인터페이스(140)를 포함할 수 있다.
메모리 셀 어레이(110)는 소스 선택 라인들(SSL), 워드 라인들(WL) 및 그리고 드레인 선택 라인들(DSL)을 통해 어드레스 디코더(121)에 연결되고, 비트 라인들(BL)을 통해 입출력 회로(123)에 연결될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(400)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다.
실시예에 따라, 메모리 셀 어레이(110)는 적어도 하나의 메모리 플레인을 포함할 수 있다. 각각의 메모리 플레인은 복수의 메모리 블록들을 포함할 수 있다. 메모리 셀 어레이(110)에 포함되는 메모리 플레인 대해서는 도 5를 참조하여 후술하기로 한다.
반도체 메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 발생기(122)로부터 제공받은 전압들을 적어도 하나의 워드 라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
읽기 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 읽기 전압을 인가하고, 비선택된 워드 라인들에 읽기 전압보다 높은 패스 전압을 인가할 것이다.
실시예에서, 반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 반도체 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드 라인에 접지 전압을 인가할 수 있다.
실시예에서, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시예로서, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(122)에서 생성된 내부 전원 전압은 반도체 메모리 장치(100)의 동작 전압으로서 사용된다.
실시예로서, 전압 발생기(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 전압 발생기(122)는 불 휘발성 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 발생기(122)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
예를 들면, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작한다.
제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터를 통신한다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.
읽기 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 데이터 입출력 회로(124)로 출력한다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다. 프로그램 시에, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 읽기 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터를 외부 컨트롤러로 출력한다.
제어 로직(130)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)에 연결될 수 있다. 제어 로직(130)은 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
인터페이스(140)는 반도체 메모리 장치(100)와 외부 장치와의 데이터 통신을 인터페이싱할 수 있다. 인터페이스는 반도체 메모리 장치(100)의 종류에 따라 낸드 인터페이스 또는 노어 인터페이스를 포함할 수 있다.
도 3은 도 2의 메모리 셀 어레이(110)의 다른 실시예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110_2)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 도 3에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1)의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2~BLKz)의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2~BLKz)도 제 1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
도 3을 참조하면 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 3에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 3에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
실시예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 셀 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라, 메모리 블록(BLK1)에 저장된 데이터의 신뢰성은 향상된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
도 4는 도 2의 메모리 셀 어레이(110)의 또다른 실시예를 나타낸 도면이다.
도 4를 참조하면, 메모리 셀 어레이(110_3)는 복수의 메모리 블록들(BLK1'~BLKz')을 포함한다. 도 4에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1')의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2'~BLKz')의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2'~BLKz')도 제 1 메모리 블록(BLK1')과 마찬가지로 구성됨이 이해될 것이다.
제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 제 1 메모리 블록(BLK1') 내에서, +X 방향으로 m개의 셀 스트링들이 배열된다. 도 4에서, +Y 방향으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
실시예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 셀 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(BLK1')에 저장된 데이터의 신뢰성은 향상된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLK1')은 도 3의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
도 5는 통상적인 반도체 메모리 장치의 내부 배치를 나타내는 도면이다.
도 5를 참조하면, 종래의 반도체 메모리 장치(200)는 복수의 메모리 플레인들(210, 211, 212, 213)을 포함한다. 각각의 메모리 플레인들(210, 211, 212, 213)은 복수의 메모리 블록들을 포함할 수 있다. 또한, 메모리 플레인들(210, 211, 212, 213)은 메모리 셀 어레이를 구성할 수 있다. 따라서, 메모리 플레인들(210, 211, 212, 213)은 도 2의 메모리 셀 어레이(110)에 대응할 수 있다. 이에 따라, 메모리 플레인들(210, 211, 212, 213)이 차지하는 영역을 "메모리 셀 어레이 영역"으로 지칭할 수 있다. 도 5에서는 메모리 셀 어레이 영역이 네 개의 메모리 플레인을 포함하는 실시예가 도시되어 있으나, 메모리 셀 어레이 영역에 포함되는 메모리 플레인의 개수는 이에 한정되지 않으며 필요에 따라 다양한 개수의 메모리 플레인이 메모리 셀 어레이 영역에 포함될 수 있다.
한편, 메모리 셀 어레이 영역의 일 측면에 인접하여 주변 영역이 형성될 수 있다. 상기 주변 영역은 데이터 경로 로직 영역(230), 리피터 영역(240), 제 1 영역(250), 제 2 영역(260) 등을 포함할 수 있다. 또한, 상기 주변 영역의 일 측면에 인접하여 인터페이스 영역(220)이 형성될 수 있다.
인터페이스 영역(220)은 반도체 메모리 장치(200) 외부로부터 입력되는 제어 신호 및 데이터를 수신할 수 있다. 이를 위해, 인터페이스 영역(220)에는 데이터 입출력 패드 및 제어 신호를 수신하기 위한 패드가 형성될 수 있다. 또한, 도 5에 도시되지는 않았으나 인터페이스 영역(220)은 제어 회로, ESD 회로, 클램프 회로 등을 포함할 수 있다.
데이터 경로 로직 영역(Data Path Logic Area; 230)은 인터페이스 영역(220)과 메모리 셀 어레이 영역 사이에 위치할 수 있다. 통상적으로, 데이터 경로 로직 영역(230)은 디시리얼라이저(Deserializer) 및 시리얼라이저(Serializer)를 포함하며, 인터페이스 영역으로부터 수신한 데이터를 메모리 셀 어레이 영역으로 전달하고, 메모리 셀 어레이 영역으로부터 판독된 데이터를 인터페이스 영역으로 전달할 수 있다. 인터페이스 영역의 보다 상세한 구성에 대해서는 도 6을 참조하여 후술하기로 한다.
리피터 영역(Repeater Area; 240)은 데이터 경로 로직 영역(230)과 메모리 셀 어레이 영역 사이에 위치할 수 있다. 리피터 영역(240)에 형성되는 리피터는 데이터 경로 로직 영역(230)과 메모리 셀 어레이 영역 사이에서 데이터를 전달하는 역할을 할 수 있다.
제 1 영역(250) 및 제 2 영역(260)에는 반도체 메모리 장치(200)의 동작을 위한 기타 회로 등이 형성될 수 있다. 예를 들어, 도 2에 도시된 제어 로직(130) 또는 전압 발생기(122) 등이 제 1 영역(250) 및 제 2 영역(260)에 형성될 수 있다.
반도체 메모리 장치의 통상적인 내부 배치에 의하면, 데이터 경로 로직 영역(230)은 데이터 전달을 위한 디시리얼라이저 및 시리얼라이저를 포함한다. 상기 디시리얼라이저 및 시리얼라이저는 합하여 서데스(SERDES)로도 지칭되며, 인터페이스 영역(220) 내에 포함된 데이터 입출력 패드로부터 데이터를 수신하거나, 상기 데이터 입출력 패드로 데이터를 출력하기 위한 구성 요소이다. 보다 구체적으로, 상기 서데스는 데이터를 시분할 다중화하거나 시분할 역다중화하여 전달하도록 구성된다. 서데스가 데이터 경로 로직 영역(230)에 포함됨으로써, 데이터 경로 로직 영역(230)이 포함되는 주변 영역이 차지하는 면적이 넓어지고, 이에 따라 반도체 메모리 장치(200)가 실장되는 칩(chip)을 소형화하는데 어려움이 있다. 한편, 인터페이스 영역(220)은 전술한 패드(Pad)들, 제어 회로, ESD 회로, 클램프 회로 등을 포함하며, 최근 커패시터의 제거에 따라 잉여 영역(221, 223)이 발생하고 있다. 본 발명에 따른 반도체 메모리 장치는 서데스를 인터페이스 영역(220) 내 잉여 영역(221, 223)에 배치함으로써, 주변 영역이 차지하는 면적을 줄여 전체적으로 반도체 메모리 장치의 사이즈를 줄일 수 있다.
도 6은 도 5의 반도체 메모리 장치의 내부 배치를 보다 상세히 나타내는 도면이다.
도 6을 참조하면, 도 5에 도시된 반도체 메모리 장치(200) 내부 배치 중 인터페이스 영역(220), 데이터 경로 로직 영역(230), 제 1 영역(250) 및 제 2 영역(260)의 배치가 보다 상세히 도시되어 있다. 메모리 셀 어레이 영역에 포함된 메모리 플레인들(210, 211, 212, 213)은 도 5와 동일하게 도시되어 있으며, 반복된 설명은 생략하기로 한다.
인터페이스 영역(220)은 전술한 바와 같이 복수의 패드들(225, 227)을 포함할 수 있다. 패드들(225, 227)에는 데이터 입출력 패드가 포함된다. 통상 DQ0 내지 DQ7로 지칭되는 8개의 데이터 입출력 패드가 패드들(225, 227)에 포함된다. 패드들(225, 227)은 그 외에도 제어신호의 송수신을 위한 패드 또한 포함할 수 있다.
데이터 경로 로직 영역(230)은 디시리얼라이저(Deserializer, 231), 어드레스 카운터(233), 클럭 생성부(235) 및 시리얼라이저(Serializer, 237)를 포함한다. 전술한 바와 같이, 디시리얼라이저(231) 및 시리얼라이저(237)는 서데스로 지칭되며, 데이터 입출력 패드를 통해 입력되는 데이터를 상기 메모리 셀 어레이 영역 내 메모리 플레인들(210, 211, 212, 213)로 전달하거나, 상기 메모리 플레인들(210, 211, 212, 213) 로부터 전달받은 데이터를 상기 데이터 입출력 패드로 출력하도록 구성될 수 있다. 어드레스 카운터(233)는 반도체 메모리 장치(200)의 내부 동작을 위한 내부 어드레스를 생성할 수 있다. 클럭 생성부(235)는 반도체 메모리 장치(200)의 내부 동작을 위한 내부 클럭을 생성할 수 있다.
한편, 제 1 영역(250)에는 제어 로직(251)이 형성될 수 있다. 제 2 영역(260)에는 전압 생성부(261)가 형성될 수 있다. 다만 이는 예시적인 것으로서, 제어 로직(251) 및 전압 생성부(261)의 구체적인 배치는 제 1 영역(250) 및 제 2 영역(260) 내에서 달라질 수 있다.
한편, 도 6을 참조하면 리피터 영역(240)으로부터의 데이터 전달이 화살표로 도시되어 있다. 먼저, 인터페이스 영역(220) 내 데이터 입출력 패드를 통해 데이터가 입력되면, 상기 데이터는 데이터 경로 로직(230)으로 전달된다. 상기 데이터는 서데스에 의해 처리되어 리피터 영역(240)으로 전달된다. 리피터 영역(240)은 데이터를 제 1 영역(250) 내 리피터(253) 또는 제 2 영역(260) 내 리피터(263)로 전달한다. 리피터(253, 263)는 전달받은 데이터를 메모리 셀 어레이 영역 내 메모리 플레인들(210, 211, 212, 213)로 전달한다. 메모리 플레인들(210, 211, 212, 213)로부터의 데이터는 상술한 과정의 역방향으로 상기 인터페이스 영역(220)의 데이터 입출력 패드로 전달될 수 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 도 6에 도시된 것과는 달리 서데스, 즉 시리얼라이저(237) 및 디시리얼라이저(231)를 인터페이스 영역(220) 내 잉여 영역(221, 223)에 배치함으로써, 반도체 메모리 장치의 사이즈를 줄일 수 있다. 이에 따라 반도체 메모리 장치의 제작 비용 또한 절감할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 내부 배치를 나타내는 도면이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(300)는 메모리 플레인들(310, 311, 312, 313)을 포함하는 메모리 셀 어레이 영역, 주변 영역 및 인터페이스 영역(320)을 포함한다. 상기 주변 영역은 상기 메모리 셀 어레이 영역과 인터페이스 영역(320) 사이에 위치하며, 데이터 경로 로직 영역(330), 제 1 영역(350) 및 제 2 영역(360)을 포함한다.
도 6에 도시된 것과 유사하게, 제 1 영역(350)은 제어 로직(351) 및 리피터(353)를 포함하고, 제 2 영역(360)은 전압 생성부(361) 및 리피터(363)를 포함한다. 데이터 경로 로직 영역(330)은 어드레스 카운터(333) 및 클럭 생성부(335)를 포함한다.
도 6에 도시된 바와 달리, 도 7에 도시된 데이터 경로 로직 영역(330)은 디시리얼라이저 및 시리얼라이저, 즉 서데스(SERDES)를 포함하지 않는다. 한편, 인터페이스 영역(320)은 서데스 영역(SERDES Area; 321, 323)을 포함한다. 서데스 영역(321, 323) 내에 디시리얼라이저 및 시리얼라이저가 형성될 수 있다. 도 7에서, 굵은 화살표는 데이터의 이동 경로를 나타낸다. 즉, 인터페이스 영역(320) 내 패드들(325, 327) 중 데이터 입출력 패드를 통해 입력된 데이터는, 서데스 영역(321, 323) 내에 형성된 서데스에 의해 처리되어 리피터(353, 363)로 전달된다. 리피터(353, 363)는 수신한 데이터를 메모리 플레인들(310, 311, 312, 313)로 전달한다.
이에 따라, 데이터 경로 로직 영역(330)이 차지하는 면적이 감소하고, 기존에 잉여 영역이었던 면적을 서데스 영역(321, 323)으로 활용함으로써 인터페이스 영역(320)이 차지하는 면적은 그대로 유지할 수 있다. 이에 따라 주변 영역이 차지하는 면적을 줄여 전체적으로 반도체 메모리 장치의 사이즈를 줄일 수 있다.
도 8a는 도 7의 반도체 메모리 장치(300)의 내부 배치를 보다 상세히 나타내는 도면이다. 한편, 도 8b는 도 8a의 인터페이스 영역(320)을 보다 상세히 나타내는 도면이다. 이하에서는 도 8a 및 도 8b를 함께 참조하여 반도체 메모리 장치의 내부 배치를 설명하기로 한다.
도 8a 및 8b를 참조하면, 인터페이스 영역(320)을 제외한 다른 부분은 도 7과 동일하게 도시되어 있다. 따라서 반복된 설명은 생략하기로 한다.
인터페이스 영역(320)은 서데스 영역(321, 323)을 포함한다. 한편, 패드들(225, 227) 중에는 8개의 데이터 입출력 패드들(370, 371, 372, 373, 374, 375, 376, 377)이 포함될 수 있다. 또한, 서데스 영역(321, 323)은 복수의 서데스들(380, 381, 382, 383, 384, 385, 386, 387)을 포함할 수 있다. 일 실시예에서, 도 8a 및 도 8b에 도시된 바와 같이, 서데스들(380, 381, 382, 383, 384, 385, 386, 387)은 데이터 입출력 패드들(370, 371, 372, 373, 374, 375, 376, 377)과 동일한 개수로 형성되어 1 대 1로 연결될 수 있다. 그러나 본 발명의 실시예는 이에 한정되는 것은 아니며, 서데스 영역은 데이터 입출력 패드들과 상이한 개수의 서데스들을 포함할 수도 있다. 또한, 일 실시예에서, 도 8a 및 도 8b에 도시된 바와 같이, 각각의 서데스들은 데이터 입출력 패드(370, 371, 372, 373, 374, 375, 376, 377)에 인접한 영역에 형성되며, 대응하는 입출력 패드와 연결될 수 있다. 그러나 본 발명의 실시예는 이에 한정되는 것은 아니며, 각각의 서데스들이 데이터 입출력 패드와 인접하지 않은 영역에 형성될 수도 있다. 이 경우 각각의 서데스들이 대응하는 데이터 입출력 패드에 인접하여 위치하지 않더라도, 배선 연결을 통해 대응하는 서데스에 연결될 수 있다. 즉, 복수의 서데스들을 포함하는 서데스 영역(321, 323)은 도 8a 및 도 8b에 도시된 바와 같이 데이터 입출력 패드들(370, 371, 372, 373, 374, 375, 376, 377)에 인접하여 위치할 수도 있으나, 실시예에 따라 데이터 입출력 패드들과 이격되어 위치할 수도 있다.
한편, 서데스 영역(321, 323)은 각각 리피터(391, 392)를 포함할 수 있다. 또한, 인터페이스 영역(320)은 리피터(393)를 더 포함할 수 있다. 도 8a 및 도 8b에 직접적으로 도시되지는 않았으나, 복수의 서데스들(380, 381, 382, 383, 384, 385, 386, 387) 각각은 배선을 통해 리피터들(391, 392, 393)과 연결될 수 있다.
좌측에 위치한 데이터 입출력 패드들(370, 371, 372, 373)로 입력된 데이터 중 메모리 플레인(312, 313)으로 전달되어야 할 데이터는, 인접하여 위치한 서데스들(380, 381, 382, 383)에 의해 처리되어 리피터(393)를 통해 리피터(392)로 전달될 수 있다. 상기 데이터는 다시 리피터(363)를 통해 메모리 플레인(312, 313)으로 전달된다. 좌측에 위치한 데이터 입출력 패드들(370, 371, 372, 373)로 입력된 데이터 중 메모리 플레인(310, 311)으로 전달되어야 할 데이터는, 인접하여 위치한 서데스들(380, 381, 382, 383)에 의해 처리되어 리피터(391)로 전달될 수 있다. 상기 데이터는 다시 리피터(353)를 통해 메모리 플레인(310, 311)으로 전달된다.
우측에 위치한 데이터 입출력 패드들(374, 375, 376, 377)로 입력된 데이터 중 메모리 플레인(310, 311)으로 전달되어야 할 데이터는, 인접하여 위치한 서데스들(384, 385, 386, 387)에 의해 처리되어 리피터(393)를 통해 리피터(391)로 전달될 수 있다. 상기 데이터는 다시 리피터(353)를 통해 메모리 플레인(310, 311)으로 전달된다. 우측에 위치한 데이터 입출력 패드들(374, 375, 376, 377)로 입력된 데이터 중 메모리 플레인(312, 313)으로 전달되어야 할 데이터는, 인접하여 위치한 서데스들(384, 385, 386, 387)에 의해 처리되어 리피터(392)로 전달될 수 있다. 상기 데이터는 다시 리피터(363)를 통해 메모리 플레인(312, 313)으로 전달된다.
다만, 상술한 데이터 입출력 패드의 배치, 서데스들의 배치 및 리피터의 배치 등은 예시적인 것으로서, 필요에 따라 변경 가능하다. 즉, 서데스들은 데이터 입출력 패드들에 인접하여 위치하지 않을 수 있으며, 인터페이스 영역(320) 내에 발생하는 잉여 영역의 위치에 형성될 수 있다. 이에 따라, 데이터 경로 로직 영역(330)이 차지하는 면적이 감소하고, 기존에 잉여 영역이었던 면적을 서데스 영역(321, 323)으로 활용함으로써 인터페이스 영역(320)이 차지하는 면적은 그대로 유지할 수 있다. 이에 따라 주변 영역이 차지하는 면적을 줄여 전체적으로 반도체 메모리 장치의 사이즈를 줄일 수 있다.
도 9는 본 발명의 일 실시에 따른 반도체 메모리 장치와 호스트와의 연결을 나타내는 블록도이다. 도 9를 참조하면, 반도체 메모리 장치(1300)는 도 10에 도시된 메모리 시스템(1000)과는 달리, 내장된 컨트롤러를 포함하지 않는다. 이에 따라, 반도체 메모리 장치(1300)는 호스트(400)에 의해 전체적으로 관리될 수 있다. 따라서, 도 9에 도시된 반도체 메모리 장치(1300)가 낸드 플래시 장치로 구현되는 경우, 도 9에 도시된 메모리 시스템은 "로우 낸드 플래시(raw NAND flash) 장치"로 지칭될 수 있다. "로우 낸드 플래시 장치"는 반도체 메모리 장치를 포함하는 패키지 외부에서 구현되는 호스트(400)의 메모리 제어부(410)에 의해 전체적으로 관리될 수 있는 메모리 장치 또는 패키지를 지칭할 수 있다. 호스트(400) 내 메모리 제어부(410)는 후술될 컨트롤러(1200)에 의해 수행되는 메모리 관리 및 액세스 기능들을 수행할 수 있다.
도 10은 반도체 메모리 장치를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 10을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(1300) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(1300)는 도 2 또는 도 7 및 도 8을 참조하여 설명된 반도체 메모리 장치와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1300)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1300)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1300)의 리드, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 도 9에 도시된 실시예에서, 반도체 메모리 장치(1300)가 컨트롤러 없이 호스트(400)의 메모리 제어부(410)에 연결되는 것과는 달리, 도 10의 반도체 메모리 장치(1300)는 컨트롤러(1200)에 의해 제어되고, 컨트롤러(1200)가 호스트와 연결될 수 있다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 버퍼 메모리 중 어느 하나로서 이용된다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1000)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1000)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세싱 유닛(1220)은 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 반도체 메모리 장치(1300)에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세싱 유닛(1220)은 리드 동작 시 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 디랜더마이징 시드를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시예로서, 프로세싱 유닛(1220)은 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(1300)과 인터페이싱한다. 예를 들면, 메모리 인터페이스(1240)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 에러 정정 블록(1250)은 독출한 페이지 데이터에 대해 에러 정정 코드를 이용하여 오류를 정정할 수 있다. 에러 정정 블록(1250)은 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
읽기 동작 시, 에러 정정 블록(1250)은 독출된 페이지 데이터의 오류를 정정할 수 있다. 독출된 페이지 데이터에 정정 가능한 비트 수를 초과하는 에러 비트들이 포함된 경우 디코드는 실패할 수 있다. 페이지 데이터에 정정 가능한 비트 수보다 같거나 작은 에러 비트들이 포함된 경우 디코드는 성공할 수 있다. 디코드의 성공은 해당 읽기 커맨드가 패스(pass)되었음을 나타낸다. 디코드의 실패는 해당 읽기 커맨드가 실패(fail)하였음을 나타낸다. 디코드가 성공될 때 컨트롤러(1200)는 에러가 정정된 페이지 데이터를 호스트로 출력한다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시예로서, 반도체 메모리 장치(1300) 또는 메모리 시스템은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1300) 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 11은 도 9의 시스템의 응용 예를 보여주는 블록도이다.
도 11을 참조하면, 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다. 반도체 메모리 장치(2100)는 컨트롤러 없이 호스트(500)와 통신할 수 있다. 보다 구체적으로, 호스트(500)의 메모리 제어부(510)는 반도체 메모리 장치(2100) 와 통신할 수 있다. 호스트(500)는 메모리 제어부(510)를 통해 반도체 메모리 장치(2100)의 반도체 메모리 칩들을 제어할 수 있다. 각 반도체 메모리 칩은 도 9를 참조하여 설명된 반도체 메모리 장치(1300) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
도 12는 도 10의 메모리 시스템의 응용 예(2000)를 보여주는 블록도이다.
도 12를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다. 메모리 시스템(2000)은 호스트(600)와 통신할 수 있다. 보다 구체적으로, 호스트(600)의 메모리 제어부(610)는 메모리 시스템(2000)의 컨트롤러(2200)와 통신할 수 있다. 호스트(600)는 메모리 제어부(610)를 통해 메모리 시스템(2000)을 제어할 수 있다. 보다 구체적으로, 메모리 시스템(2000)의 컨트롤러(2200)는 호스트(600)로부터 수신되는 커맨드 및 데이터 등에 기초하여 반도체 메모리 장치(2100)를 제어할 수 있다.
도 12에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 10을 참조하여 설명된 반도체 메모리 장치(1300) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 10을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 12에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 11과 도 12를 함께 참조하면, 도 11의 경우 반도체 메모리 장치(2100)가 호스트(500)와 직접 연결되는데 비하여, 도 12의 경우 반도체 메모리 장치(2100)는 컨트롤러(2200)에 연결되고, 컨트롤러(2200)가 호스트(600)와 연결된다. 도 11의 메모리 제어부(510)와 대비하여, 도 12의 메모리 제어부(610)는 "관리된 메모리 제어부(managed memory controlling unit)"로 지칭될 수 있다.
도 13은 도 12를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 13을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 13에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 도 11에 도시된 바와 같이, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 13에서, 도 12를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 10을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시예로서, 컴퓨팅 시스템(3000)은 도 12 및 도 10을 참조하여 설명된 메모리 시스템(1000, 2000)들을 모두 포함하도록 구성될 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 주변 회로 130: 제어 로직
140: 인터페이스
120: 주변 회로 130: 제어 로직
140: 인터페이스
Claims (10)
- 적어도 하나의 메모리 플레인을 포함하는 메모리 셀 어레이 영역;
상기 메모리 셀 어레이 영역의 일 측면에 인접하여 형성되는 주변 영역; 및
상기 주변 영역의 일 측면에 인접하여 형성되고, 복수의 데이터 입출력 패드를 포함하는 인터페이스 영역을 포함하고, 상기 주변 영역은 상기 메모리 셀 어레이 영역 및 상기 인터페이스 영역 사이에 형성되는 데이터 경로 로직 영역을 포함하되,
상기 인터페이스 영역은, 상기 데이터 입출력 패드를 통해 입력되는 데이터를 상기 메모리 셀 어레이 영역으로 전달하거나, 상기 메모리 셀 어레이로부터 전달받은 데이터를 상기 데이터 입출력 패드를 통해 출력하도록 구성되는 서데스(SERDES) 영역을 포함하는, 반도체 메모리 장치. - 제 1 항에 있어서,
상기 서데스 영역에는 복수의 서데스들이 형성되고, 상기 복수의 서데스들 각각은 시리얼라이저(Serializer) 및 디시리얼라이저(Deserializer)를 포함하는, 반도체 메모리 장치. - 제 2 항에 있어서, 상기 서데스 영역은 상기 복수의 데이터 입출력 패드에 인접하여 위치하는 것을 특징으로 하는, 반도체 메모리 장치.
- 제 2 항에 있어서, 상기 복수의 서데스 각각은 상기 복수의 데이터 입출력 패드 중 대응하는 데이터 입출력 패드와 연결되는 것을 특징으로 하는, 반도체 메모리 장치.
- 제 4 항에 있어서,
상기 인터페이스 영역은 적어도 하나의 리피터(repeater)를 포함하고, 상기 리피터는 상기 서데스 영역으로부터 상기 메모리 셀 어레이 영역으로 데이터를 전달하도록 구성되는 것을 특징으로 하는, 반도체 메모리 장치. - 제 1 항에 있어서
상기 인터페이스 영역은, 제어 신호를 수신하기 위한 패드들을 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치. - 제 1 항에 있어서, 상기 주변 영역은 상기 메모리 셀 어레이 영역 및 상기 인터페이스 영역 사이에 형성되는 제 1 영역 및 제 2 영역을 더 포함하고,
상기 데이터 경로 로직 영역은 상기 제 1 영역 및 상기 제 2 영역 사이에 위치하는 것을 특징으로 하는, 반도체 메모리 장치. - 제 7 항에 있어서,
상기 제 1 영역 및 상기 제 2 영역 중 적어도 하나의 영역에는 상기 반도체 메모리 장치의 동작을 제어하는 제어 로직이 형성되는 것을 특징으로 하는, 반도체 메모리 장치. - 제 7 항에 있어서,
상기 제 1 영역 및 상기 제 2 영역 중 적어도 하나의 영역에는 상기 반도체 메모리 장치의 동작을 위한 내부 전압을 생성하는 전압 생성부가 형성되는 것을 특징으로 하는, 반도체 메모리 장치. - 제 1 항에 있어서, 상기 데이터 로직 영역은
내부 어드레스 생성을 위한 어드레스 카운터; 및
내부 클럭 생성을 위한 클럭 생성부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
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