TW201320079A - 非揮發性隨機存取記憶體及其操作方法 - Google Patents

非揮發性隨機存取記憶體及其操作方法 Download PDF

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Abstract

一種非揮發性隨機存取記憶體及其操作方法。非揮發性隨機存取記憶體包括閂鎖單元、開關以及第一至第四非揮發性記憶元件。第一與第三非揮發性記憶元件的第一端分別耦接至第一與第二電壓。第一非揮發性記憶元件的第二端與第二非揮發性記憶元件的第一端耦接至閂鎖單元的第一端。第三非揮發性記憶元件的第二端與第四非揮發性記憶元件的第一端耦接至閂鎖單元的第二端。第二與第四非揮發性記憶元件的第二端耦接開關的第一端。開關的第二端耦接至第三電壓。

Description

非揮發性隨機存取記憶體及其操作方法
本發明是有關於一種記憶體，且特別是有關於一種非揮發性隨機存取記憶體及其操作方法。
隨著電子產品的微小化，積體電路(IC)晶片微小化已經成為未來半導體技術發展之重要方向。因此，世界各主要半導體廠商都投入大量人力進行製程微小化的技術開發，希望將各種數位邏輯、記憶體或是類比電路整合成單一晶片，以大幅提昇電路操作速度與功能，並且降低產品的成本。
系統整合晶片(system on chip,SoC)中，記憶體電路占的面積比例大。所述記憶體包括閂鎖器、正反器、靜態隨機存取記憶體(static random access memory,SRAM)等具有記憶資訊功能的電路。例如，SRAM屬於可高速存取之揮發性記憶體。在晶片進入待機模式時，為了保存資料持續存在，系統必須要一直提供電源給SRAM維持資料，而無法切斷SRAM的電源。此時，SRAM的漏電流所造成的功耗十分可觀，且會隨著記憶體容量增加與製程微縮而愈趨嚴重。反之，以非揮發性記憶體角度來看，在待機模式可完全切斷非揮發性記憶體的電源而達到零功耗的目的。但是，目前市面上的非揮發性記憶體皆無法達到隨機存取記憶體等級的操作速度。
因此若可結合隨機存取記憶體與非揮發性記憶體之優點，便可保持原先隨機存取記憶體之特色。並且，系統可以在待機模式中切斷電源，來解決隨機存取記憶體漏電流造成的功耗問題。
本發明提供一種非揮發性隨機存取記憶體(non-volatile random access memory,NV-RAM)及其操作方法，以特定的架構結合隨機存取記憶體(random access memory,RAM)與非揮發性記憶體(non-volatile memory,NVM)的特性。因此，在正常操作模式下此記憶體具有原本隨機存取記憶體之存取特性，而在待機模式時可以減少功耗。
本發明實施例提出一種非揮發性隨機存取記憶體，包括閂鎖單元、第一非揮發性記憶元件、第二非揮發性記憶元件、第三非揮發性記憶元件、第四非揮發性記憶元件以及開關。閂鎖單元具有第一端與第二端。第一非揮發性記憶元件的第一端耦接至第一電壓，第一非揮發性記憶元件的第二端耦接至閂鎖單元的第一端。第二非揮發性記憶元件的第一端耦接至閂鎖單元的第一端。第三非揮發性記憶元件的第一端耦接至第二電壓，第三非揮發性記憶元件的第二端耦接至閂鎖單元的第二端。第四非揮發性記憶元件的第一端耦接至閂鎖單元的第二端，第四非揮發性記憶元件的第二端耦接至第二非揮發性記憶元件的第二端。開關的第一端耦接至第二與第四非揮發性記憶元件的第二端。開關的第二端耦接至第三電壓。
本發明實施例提出一種非揮發性隨機存取記憶體的操作方法，其中該非揮發性隨機存取記憶體如上所述。該操作方法包括：當進入待機模式時，進行儲存程序(store procedure)；當結束待機模式時，進行恢復程序；於該儲存程序中，設定第一電壓與第二電壓為高電壓準位，設定第三電壓為低電壓準位，以及導通該開關；以及於該恢復程序中，設定第一電壓與第二電壓為低電壓準位，設定第三電壓為高電壓準位，以及導通該開關。
基於上述，本發明實施例所揭露的非揮發性隨機存取記憶體以特定的架構結合閂鎖單元與非揮發性記憶元件。在正常操作模式時開關會被截止，因此在正常操作模式下此記憶體具有一般隨機存取記憶體之高速存取優點。在進入待機模式時進行儲存程序，以將閂鎖單元的資訊紀錄於非揮發性記憶元件。在結束待機模式時進行恢復程序，以將紀錄於非揮發性記憶元件的資訊寫回閂鎖單元。因此，本發明實施例所揭露的記憶體可以在正常操作模式下發揮原本隨機存取記憶體之存取特性，而在待機模式時具有非揮發性記憶體的優點而可以減少功耗。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是依照本發明實施例說明一種非揮發性隨機存取記憶體(non-volatile random access memory,NV-RAM) 100的功能模塊示意圖。非揮發性隨機存取記憶體100包括閂鎖單元110、第一非揮發性記憶元件121、第二非揮發性記憶元件122、第三非揮發性記憶元件123、第四非揮發性記憶元件124以及開關130。上述開關130的實現方式可以是金屬氧化物半導體(metal oxide semiconductor,MOS)電晶體、雙極性接面電晶體(bipolar junction transistor,BJT)、二極體(diode)或是其他實現技術。開關130依據控制電壓VS而決定是否導通。
閂鎖單元110具有第一端Q與第二端Qb。第一非揮發性記憶元件121的第一端耦接至第一電壓V1。第一非揮發性記憶元件121的第二端耦接至閂鎖單元110的第一端Q。第二非揮發性記憶元件122的第一端耦接至閂鎖單元110的第一端Q。第二非揮發性記憶元件122的第二端耦接至開關130的第一端。第三非揮發性記憶元件123的第一端耦接至第二電壓V2。第三非揮發性記憶元件123的第二端耦接至閂鎖單元110的第二端Qb。第四非揮發性記憶元件124的第一端耦接至閂鎖單元110的第二端Qb。第四非揮發性記憶元件124的第二端耦接至第二非揮發性記憶元件122的第二端以及開關130的第一端。開關130的第二端耦接至第三電壓V3。
上述第一電壓V1、第二電壓V2是由不同電壓源所提供。在其他實施例中，由不同電壓源分別提供的第一電壓V1、第二電壓V2的電壓準位互不相同。在本實施例中，第一電壓V1、第二電壓V2二者的電壓準位相同。
第一非揮發性記憶元件121、第二非揮發性記憶元件122、第三非揮發性記憶元件123、第四非揮發性記憶元件124可以是電阻式記憶體(resistive memory)、相變化記憶體(phase change memory,PCM)或是其他非揮發性記憶體。例如，第一非揮發性記憶元件121、第二非揮發性記憶元件122、第三非揮發性記憶元件123、第四非揮發性記憶元件124各自包括一個可變電阻元件。其中，該可變電阻元件的上電極端(top electrode)與下電極端(bottom electrode)分別做為非揮發性記憶元件的所述第一端與所述第二端。
應用本實施例者可以視其設計需求而以任何方式實現上述非揮發性記憶元件121~124。例如，上述非揮發性記憶元件121~124之基本構造為在基板(substrate)垂直方向上按照下電極端、可變電阻體、上電極端之順序層疊之構造。例如，鑭鋁氧化物LaAlO3(LAO)之單晶基板上所沉積的下電極端材料可以是釔鋇銅氧化物YBa2Cu3O7(YBCO)膜，可變電阻體材料可以是鈣鈦礦型氧化物之結晶性鐠鈣錳氧化物Pr1-XCaXMnO3(PCMO)膜，上電極端材料可以是濺鍍所沉積的Ag膜。此外，作為上述可變電阻體之材料，除了上述鈣鈦礦材料以外，已知ZnSe-Ge異質構造或者關於Ti、Nb、Hf、Zr、Ta、Ni、V、Zn、Sn、In、Th、Al等金屬之氧化物，隨著施加在上電極端和下電極端之電壓脈衝條件的改變，其電阻值亦可變。藉由在上電極端和下電極端之間施加之電壓的方向，能夠可逆改變此可變電阻體的電阻值。藉由讀取該可變電阻體材料之電阻值，能夠實現電阻式記憶體的功效。
需特別強調的是，非揮發性記憶元件121~124之層疊構造可以配置在積體電路的基板上方，也就是疊覆在閂鎖單元110、開關130上方。因此，非揮發性記憶元件121~124不會額外增加晶片面積。
本實施例將以可變電阻元件實現非揮發性記憶元件121~124。以第二非揮發性記憶元件122為例。圖2是依據本發明實施例說明圖1所示第二非揮發性記憶元件122的立體結構示意圖。其他非揮發性記憶元件121、123與124的實現方式可以參照第二非揮發性記憶元件122的相關說明而類推之。第二非揮發性記憶元件122配置在積體電路的基板上方。第二非揮發性記憶元件122是依序由下電極端、可變電阻體以及上電極端相互堆疊，而形成金屬/電阻層/金屬(MIM)結構的電阻式記憶體元件。下電極端透過接觸窗插塞(contact plug) 131電性連接至開關130的第一端(例如電晶體的汲極)。本實施例中，下電極端的材質是氮化鈦(TiN)。於其他實施例中，前述下電極端係包含選自錳、鐵、鎳、鈷、鈦、銅、釩、矽中之元素之氧化物、氮化物或氧氮化物，例如鈦(Ti)、二氧化矽(SiO2)、矽(Si)等。本實施例中，以原子層化學氣相沉積法於下電極端上方鍍製二氧化鉿(HfO2)薄膜而形成前述可變電阻體。完成可變電阻體後，再於可變電阻體上鍍製鈦(Ti)以及配置氮化鈦(TiN)而形成上電極端。此上電極端可以透過介層窗插塞(via plug) 132與金屬內連線電性連接至閂鎖單元110的第一端Q以及第一非揮發性記憶元件121的第二端。所述金屬內連線的材質可以是鋁(Al)、鋁銅(AlCu)或其他金屬或導電合金。
在供電給非揮發性記憶元件121~124的初始階段，非揮發性隨機存取記憶體100會進行生成(Forming)程序，以將非揮發性記憶元件121~124的資訊初始化為初始狀態(例如低電阻態)。於生成程序中，開關130被導通，閂鎖單元110的第一端Q與第二端Qb尚處於未備妥狀態(例如浮接狀態、高阻抗狀態等)。第一電壓V1與第二電壓V2於生成程序中被設定為高電壓準位，以及第三電壓V3於生成程序中被設定為低電壓準位，因此生成(Forming)電流會從非揮發性記憶元件121~124的上電極端流向下電極端。此生成電流會將非揮發性記憶元件121~124的阻態初始化為初始狀態(例如低電阻態)。
圖3是依照本發明實施例說明圖1所示非揮發性隨機存取記憶體100的操作流程示意圖。於正常操作模式中，開關130被截止，第一電壓V1、第二電壓V2與第三電壓V3為浮接(floating)狀態(步驟S305)，因此非揮發性記憶元件121、122、123與124不會影響閂鎖單元110的正常操作。系統於步驟S310會判斷是否進入待機模式，例如待機或關機。當進入待機或關機(斷電)時，非揮發性隨機存取記憶體100會進行儲存程序(步驟S315)，以將閂鎖單元110的資訊記錄於非揮發性記憶元件121~124。
於前述儲存程序中，控制電壓VS導通開關130，第一電壓V1與第二電壓V2被設定為高電壓準位，以及第三電壓V3被設定為低電壓準位。上述高電壓準位與低電壓準位的實際電壓值，需視非揮發性記憶元件121~124的材質/特性而決定。例如，上述高電壓準位為系統電壓VDD，而上述低電壓準位為接地電壓。於前述儲存程序中，閂鎖單元110的第一端Q與第二端Qb的資訊會被記錄於非揮發性記憶元件121~124。例如，若進行儲存程序前閂鎖單元110的第一端Q與第二端Qb分別是邏輯1(例如高電壓準位)與邏輯0(例如低電壓準位)，則第一非揮發性記憶元件121的阻態會被設定為高電阻狀態，而其他非揮發性記憶元件122~124被設定為低電阻狀態。又例如，若進行儲存程序前閂鎖單元110的第一端Q與第二端Qb分別是邏輯0與邏輯1，則第三非揮發性記憶元件123的阻態會被設定為高電阻狀態，而其他非揮發性記憶元件121、122、124被設定為低電阻狀態。
完成前述儲存程序後，停止供電給該閂鎖單元110(步驟S320)，以解決閂鎖單元110漏電流所造成的功耗問題。至此，非揮發性隨機存取記憶體100已進入待機或關機狀態/模式。步驟S325會一直判斷非揮發性隨機存取記憶體100是否結束待機或關機狀態/模式。當非揮發性隨機存取記憶體100結束待機或關機狀態/模式時，所述非揮發性隨機存取記憶體100進行恢復程序(步驟S330)，以便將非揮發性記憶元件121~124所儲存的資訊寫回到閂鎖單元110上。於恢復程序中，閂鎖單元110的第一端Q與第二端Qb尚處於未備妥狀態(例如浮接狀態、高阻抗狀態、或其他未知邏輯態等)。完成前述恢復程序後，非揮發性隨機存取記憶體100可以回到步驟S305，以便進行正常操作。
於該步驟S330的恢復程序中，第一電壓V1與第二電壓V2為低電壓準位，第三電壓V3為高電壓準位，以及開關130被導通。例如，若第一非揮發性記憶元件121的阻態為高電阻狀態，而其他非揮發性記憶元件122~124為低電阻狀態，則非揮發性記憶元件121~124會將閂鎖單元110的第一端Q與第二端Qb二者電壓差距拉大，使第一端Q的電壓大於第二端Qb電壓。因此在閂鎖單元110上電後，第一端Q的電壓會被閂鎖在邏輯1(例如高電壓準位)，而第二端Qb的電壓會被閂鎖在邏輯0(例如低電壓準位)。又例如，若第三非揮發性記憶元件123的阻態為高電阻狀態，而其他非揮發性記憶元件121、122、124為低電阻狀態，則非揮發性記憶元件121~124會將閂鎖單元110的第一端Q與第二端Qb二者電壓差距拉大，使第一端Q的電壓小於第二端Qb電壓。因此在閂鎖單元110上電後，第一端Q的電壓會被閂鎖在邏輯0，而第二端Qb的電壓會被閂鎖在邏輯1。
完成前述恢復程序後，非揮發性隨機存取記憶體100就跟一般的隨機存取記憶體操作一樣，可以正常的讀取和寫入在閂鎖單元110上，並不會影響到閂鎖單元110的正常動作。因此，非揮發性隨機存取記憶體100具有隨機存取記憶體之快速讀取和寫入的特性與非揮發性記憶體斷電時資料維持的優勢。
圖4是依照本發明實施例說明圖1所示非揮發性隨機存取記憶體100的信號時序示意圖。請參照圖1、圖3與圖4。在此假設於進行儲存程序前，閂鎖單元110的第一端Q與第二端Qb分別是邏輯1(例如高電壓準位)與邏輯0(例如低電壓準位)。於前述步驟S315的儲存程序的第一期間，第一電壓V1、第二電壓V2與第三電壓V3被設定為低電壓準位。此時，閂鎖單元110的第一端Q的高電壓準位會提供電流從第一非揮發性記憶元件121的下電極端流向第一非揮發性記憶元件121的上電極端，使得第一非揮發性記憶元件121的阻態會被設定為高電阻狀態。閂鎖單元110的第一端Q的高電壓準位亦會提供電流從第二非揮發性記憶元件122的上電極端流向第二非揮發性記憶元件122的下電極端，使得第二非揮發性記憶元件122的阻態會被設定為低電阻狀態。其他非揮發性記憶元件123與124則維持原態(低電阻狀態)。
在該儲存程序中的第二期間，第一電壓V1與第二電壓V2被設定為高電壓準位，第三電壓V3被設定為低電壓準位。此時，閂鎖單元110的第一端Q的高電壓準位會提供電流從第二非揮發性記憶元件122的上電極端流向第二非揮發性記憶元件122的下電極端，使得第二非揮發性記憶元件122的阻態會被設定為低電阻狀態。第二電壓V2與閂鎖單元110的第二端Qb之間的電壓差會提供電流從第三非揮發性記憶元件123的上電極端流向第三非揮發性記憶元件123的下電極端，使得第三非揮發性記憶元件123的阻態會被設定為低電阻狀態。其他非揮發性記憶元件121與124則維持原態(分別為高電阻狀態與低電阻狀態)。
請參照圖4，於該步驟S330的恢復程序中，第一電壓V1與第二電壓V2為低電壓準位，第三電壓V3為高電壓準位。如前述，第一非揮發性記憶元件121的阻態為高電阻狀態，而其他非揮發性記憶元件122~124為低電阻狀態，則第一端Q的電壓大於第二端Qb的電壓。因此在閂鎖單元110上電後，第一端Q的電壓會被閂鎖在邏輯1(例如高電壓準位)，而第二端Qb的電壓會被閂鎖在邏輯0(例如低電壓準位)。至此，非揮發性記憶元件121~124已經成功地將正確資訊寫回閂鎖單元110。於結束恢復程序而回到正常操作模式中，開關130被截止，第一電壓V1、第二電壓V2與第三電壓V3皆被設定為浮接狀態。因此，雖然在正常操作模式下第一非揮發性記憶元件121的阻態一直保持在高電阻狀態，而其他非揮發性記憶元件122~124的阻態一直保持在低電阻狀態，然而非揮發性記憶元件121~124不會影響閂鎖單元110的正常操作。
當非揮發性隨機存取記憶體100再一次進入儲存程序時，第一電壓V1、第二電壓V2與第三電壓V3的浮接狀態會被結束。在此假設於進行儲存程序前，閂鎖單元110的第一端Q與第二端Qb分別是邏輯0與邏輯1。於前述步驟S315的儲存程序的第一期間，第一端Q的電壓、第一電壓V1與第三電壓V3皆為低電壓準位，因此非揮發性記憶元件121、122維持原態(分別為高電阻狀態與低電阻狀態)。閂鎖單元110的第二端Qb的高電壓準位會提供電流從第三非揮發性記憶元件123的下電極端流向第三非揮發性記憶元件123的上電極端，使得第三非揮發性記憶元件123的阻態會被設定為高電阻狀態。閂鎖單元110的第二端Qb的高電壓準位亦會提供電流從第四非揮發性記憶元件124的上電極端流向第四非揮發性記憶元件124的下電極端，使得第四非揮發性記憶元件124的阻態會被設定為低電阻狀態。
在該儲存程序中的第二期間，第一電壓V1與第二電壓V2被設定為高電壓準位，第三電壓V3被設定為低電壓準位。此時，第一電壓V1與閂鎖單元110的第一端Q之間的電壓差會提供電流從第一非揮發性記憶元件121的上電極端流向第一非揮發性記憶元件121的下電極端，使得第一非揮發性記憶元件121的阻態會被設定為低電阻狀態。其他非揮發性記憶元件122、123與124則維持原態(分別為低電阻狀態、高電阻狀態與低電阻狀態)。
於該步驟S330的恢復程序中，第一電壓V1與第二電壓V2為低電壓準位，第三電壓V3為高電壓準位。如前述，第三非揮發性記憶元件123的阻態為高電阻狀態，而其他非揮發性記憶元件121、122、124為低電阻狀態，則第一端Q的電壓小於第二端Qb的電壓。因此在閂鎖單元110上電後，第一端Q的電壓會被閂鎖在邏輯0，而第二端Qb的電壓會被閂鎖在邏輯1。至此，非揮發性記憶元件121~124已經成功地將正確資訊寫回閂鎖單元110。
圖5是依照本發明另一實施例說明圖1所示非揮發性隨機存取記憶體100的信號時序示意圖。圖5所示實施例可以參照圖4的相關說明而類推之，故不再贅述其細節。不同於圖4所示實施例之處，在於圖5所示實施例中，於該儲存程序中的第一期間，第一電壓V1與第二電壓為高電壓準位，以及於該儲存程序中的第二期間，第一電壓V1與第二電壓V2為低電壓準位。
圖6是依照本發明實施例說明圖1所示非揮發性隨機存取記憶體100的電路方塊示意圖。圖6所示實施例可以參照圖1至圖5的相關說明。其中，本實施例的閂鎖單元110包括正反器，而該正反器的正相輸出端與反相輸出端分別做為所述閂鎖單元110的第一端Q與第二端Qb。
圖7是依照本發明另一實施例說明圖1所示非揮發性隨機存取記憶體100的電路方塊示意圖。圖7所示實施例可以參照圖1至圖5的相關說明。本實施例是將非揮發性隨機存取記憶體100應用至靜態隨機存取記憶體(static random access memory,SRAM)。非揮發性隨機存取記憶體100包括閂鎖單元110、非揮發性記憶元件121~124、第一開關SW1以及第二開關SW2。閂鎖單元110具有第一反閘INV1與第二反閘INV2。第一反閘INV1的輸入端做為閂鎖單元110的第一端Q。第一反閘INV1的輸入端耦接至第一開關SW1的第一端以及第二反閘INV2的輸出端。第一開關SW1的第二端連接至第一位元線BL。第一開關SW1的控制端連接至字元線WL。
第一反閘INV1的輸出端做為閂鎖單元110的第二端Qb。第一反閘INV1的輸出端耦接至第二開關SW2的第一端以及第二反閘INV2的輸入端。第二開關SW2的第二端連接至第二位元線BLB。第二開關SW2的控制端連接至字元線WL。上述第一開關SW1以及第二開關SW2的實現方式可以是金屬氧化物半導體(MOS)電晶體、雙極性接面電晶體(BJT)、二極體或是其他實現技術。
圖8是依照本發明又一實施例說明圖1所示非揮發性隨機存取記憶體100的電路方塊示意圖。圖8所示實施例可以參照圖1至圖5與圖7的相關說明。請參照圖8，閂鎖單元110包括第一電晶體M1、第二電晶體M2、第三電晶體M3以及第四電晶體M4。第一電晶體M1的第一端(例如源極)耦接至一第四電壓(例如電源電壓VDD)。第一電晶體M1的第二端(例如汲極)連接至閂鎖單元110的第一端Q。第一電晶體M1的控制端(例如閘極)連接至閂鎖單元110的第二端Qb。第二電晶體M2的第一端(例如源極)連接至第五電壓(例如接地電壓)。第二電晶體M2的第二端(例如汲極)連接至第一電晶體M1的汲極。第二電晶體M2的控制端(例如閘極)連接至第一電晶體M1的閘極。
第三電晶體M3的第一端(例如源極)連接至電源電壓VDD。第三電晶體M3的第二端(例如汲極)連接至閂鎖單元110的第二端Qb。第三電晶體M3的控制端(例如閘極)連接至閂鎖單元110的第一端Q。第四電晶體M4的第一端(例如源極)連接至接地電壓。第四電晶體M4的第二端(例如汲極)連接至第三電晶體M3的汲極。第四電晶體M4的控制端(例如閘極)連接至第三電晶體M3的閘極。
圖8所示第一開關SW1包括第五電晶體M5。第五電晶體M5的第一端連接至閂鎖單元110的第一端Q。第五電晶體M5的第二端連接至第一位元線BL。第五電晶體M5的控制端連接至字元線WL。圖8所示第二開關SW2包括第六電晶體M6。第六電晶體M6的第一端連接至閂鎖單元110的第二端Qb。第六電晶體M6的第二端連接至第二位元線BLB。第六電晶體M6的控制端連接至字元線WL。於本實施例中，第五電晶體M5與第六電晶體M6均為N通道金屬氧化物半導體(N-channel metal oxide semiconductor,NMOS)電晶體。
圖9是依照本發明另一實施例說明一種非揮發性隨機存取記憶體900的功能模塊示意圖。圖9所示實施例可以參照圖1至圖8的相關說明而類推之，故不再贅述其細節。不同於圖1所示實施例之處，在於上述圖1所示實施例中第一電壓V1、第二電壓V2是由不同電壓源所提供，而圖9所示實施例中第一電壓V1、第二電壓V2是由相同電壓源所提供。例如，由系統電壓源提供電源電壓V給非揮發性隨機存取記憶體900做為第一電壓V1、第二電壓V2。
綜上所述，上述實施例所揭露的記憶體100結合了靜態隨機存取記憶體和非揮發式記憶體元件的優點。在隨機讀寫操作模式(正常操作模式)時，此記憶體100的架構具有原本靜態隨機存取記憶體的特色，可以高速存取。當記憶體100的操作轉為待機模式時，每個記憶體100會將資料以阻值高低之形式存進非揮發性記憶元件121~124中，然後便可將電源電壓VDD切斷而不會影響資料儲存，因此待機模式的功耗為零。在恢復程序時，可依非揮發性記憶元件121~124的阻值不同而使閂鎖單元110的第一端Q和第二端Qb之電壓恢復為電源電壓VDD切斷前的狀態。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．非揮發性隨機存取記憶體
110．．．閂鎖單元
121~124．．．非揮發性記憶元件
130、SW1、SW2．．．開關
131．．．接觸窗插塞
132．．．介層窗插塞
BL、BLB．．．位元線
INV1、INV2．．．反閘
M1~M6．．．電晶體
S205~S230．．．步驟
V1~V3、VS．．．電壓
V．．．電源電壓
WL．．．字元線
圖1是依照本發明實施例說明一種非揮發性隨機存取記憶體的功能模塊示意圖。
圖2是依據本發明實施例說明圖1所示非揮發性記憶元件的立體結構示意圖。
圖3是依照本發明實施例說明圖1所示非揮發性隨機存取記憶體的操作流程示意圖。
圖4是依照本發明實施例說明圖1所示非揮發性隨機存取記憶體的信號時序示意圖。
圖5是依照本發明另一實施例說明圖1所示非揮發性隨機存取記憶體的信號時序示意圖。
圖6是依照本發明實施例說明圖1所示非揮發性隨機存取記憶體的電路方塊示意圖。
圖7是依照本發明另一實施例說明圖1所示非揮發性隨機存取記憶體的電路方塊示意圖。
圖8是依照本發明又一實施例說明圖1所示非揮發性隨機存取記憶體的電路方塊示意圖。
圖9是依照本發明另一實施例說明一種非揮發性隨機存取記憶體的功能模塊示意圖。
100．．．非揮發性隨機存取記憶體
110．．．閂鎖單元
121~124．．．非揮發性記憶元件
130．．．開關
V1~V3、VS．．．電壓

Claims (20)

  1. 一種非揮發性隨機存取記憶體，包括：一閂鎖單元，具有第一端與第二端；一第一非揮發性記憶元件，其第一端耦接至一第一電壓，該第一非揮發性記憶元件的第二端耦接至該閂鎖單元的第一端；一第二非揮發性記憶元件，其第一端耦接至該閂鎖單元的第一端；一第三非揮發性記憶元件，其第一端耦接至一第二電壓，該第三非揮發性記憶元件的第二端耦接至該閂鎖單元的第二端；一第四非揮發性記憶元件，其第一端耦接至該閂鎖單元的第二端，該第四非揮發性記憶元件的第二端耦接至該第二非揮發性記憶元件的第二端；以及一開關，其第一端耦接至該第二非揮發性記憶元件的第二端與該第四非揮發性記憶元件的第二端，該開關的第二端耦接至一第三電壓。
  2. 如申請專利範圍第1項所述之非揮發性隨機存取記憶體，其中該閂鎖單元包括一正反器，其中該正反器的正相輸出端與反相輸出端分別做為所述閂鎖單元的第一端與第二端。
  3. 如申請專利範圍第1項所述之非揮發性隨機存取記憶體，其中該閂鎖單元包括：一第一反閘，該第一反閘的輸入端做為該閂鎖單元的第一端，而該第一反閘的輸出端做為該閂鎖單元的第二端；以及一第二反閘，該第二反閘的輸入端耦接至該第一反閘的輸出端，而該第二反閘的輸出端耦接至該第一反閘的輸入端。
  4. 如申請專利範圍第3項所述之非揮發性隨機存取記憶體，更包括：一第一位元線；一第二位元線；一字元線；一第一開關，其第一端耦接至該第一反閘的輸入端，該第一開關第二端耦接至該第一位元線，該第一開關的控制端耦接至該字元線；以及一第二開關，其第一端耦接至該第一反閘的輸出端，該第二開關第二端耦接至該第二位元線，該第二開關的控制端耦接至該字元線。
  5. 如申請專利範圍第1項所述之非揮發性隨機存取記憶體，其中該閂鎖單元包括：一第一電晶體，該第一電晶體的第一端耦接至一第四電壓，該第一電晶體的第二端耦接至該閂鎖單元的第一端，而該第一電晶體的控制端耦接至該閂鎖單元的第二端；一第二電晶體，該第二電晶體的第一端耦接至一第五電壓，該第二電晶體的第二端耦接至該第一電晶體的第二端，而該第二電晶體的控制端耦接至該第一電晶體的控制端；一第三電晶體，該第三電晶體的第一端耦接至該第四電壓，該第三電晶體的第二端耦接至該閂鎖單元的第二端，而該第三電晶體的控制端耦接至該閂鎖單元的第一端；以及一第四電晶體，該第四電晶體的第一端耦接至該第五電壓，該第四電晶體的第二端耦接至該第三電晶體的第二端，而該第四電晶體的控制端耦接至該第三電晶體的控制端。
  6. 如申請專利範圍第5項所述之非揮發性隨機存取記憶體，更包括：一第一位元線；一第二位元線；一字元線；一第一開關，其第一端耦接至該閂鎖單元的第一端，該第一開關第二端耦接至該第一位元線，該第一開關的控制端耦接至該字元線；以及一第二開關，其第一端耦接至該閂鎖單元的第二端，該第二開關第二端耦接至該第二位元線，該第二開關的控制端耦接至該字元線。
  7. 如申請專利範圍第1項所述之非揮發性隨機存取記憶體，其中該第一非揮發性記憶元件、該第二非揮發性記憶元件、該第三非揮發性記憶元件、該第四非揮發性記憶元件各自包括一可變電阻元件，其中該可變電阻元件的上電極端與下電極端分別做為所述非揮發性記憶元件的第一端與第二端。
  8. 如申請專利範圍第1項所述之非揮發性隨機存取記憶體，其中當進入一待機模式時，所述非揮發性隨機存取記憶體進行一儲存程序；當結束該待機模式時，所述非揮發性隨機存取記憶體進行一恢復程序；於該儲存程序中，該開關被導通，該第一電壓與該第二電壓為高電壓準位，以及該第三電壓為低電壓準位；以及於該恢復程序中，該第一電壓與該第二電壓為低電壓準位，該第三電壓為高電壓準位，以及該開關被導通。
  9. 如申請專利範圍第8項所述之非揮發性隨機存取記憶體，其中於該儲存程序中的一第一期間，該第一電壓與該第二電壓為高電壓準位；以及該儲存程序中的一第二期間，該第一電壓與該第二電壓為低電壓準位。
  10. 如申請專利範圍第8項所述之非揮發性隨機存取記憶體，其中在完成該儲存程序後，停止供電給該閂鎖單元。
  11. 如申請專利範圍第8項所述之非揮發性隨機存取記憶體，其中於一正常操作模式中，該開關被截止，該第一電壓、該第二電壓與該第三電壓為浮接狀態。
  12. 如申請專利範圍第1項所述之非揮發性隨機存取記憶體，其中該第一電壓、該第二電壓是由相同電壓源所提供。
  13. 如申請專利範圍第1項所述之非揮發性隨機存取記憶體，其中該第一電壓、該第二電壓是由不同電壓源所提供。
  14. 如申請專利範圍第13項所述之非揮發性隨機存取記憶體，其中該第一電壓、該第二電壓的電壓準位相同。
  15. 一種非揮發性隨機存取記憶體的操作方法，其中該非揮發性隨機存取記憶體如申請專利範圍第1項所述，而該操作方法包括：當進入一待機模式時，進行一儲存程序；當結束該待機模式時，進行一恢復程序；於該儲存程序中，設定該第一電壓與該第二電壓為高電壓準位，設定該第三電壓為低電壓準位，以及導通該開關；以及於該恢復程序中，設定該第一電壓與該第二電壓為低電壓準位，設定該第三電壓為高電壓準位，以及導通該開關。
  16. 如申請專利範圍第15項所述之操作方法，更包括：在完成該儲存程序後，停止供電給該閂鎖單元。
  17. 如申請專利範圍第15項所述之操作方法，更包括：於一正常操作模式中，截止該開關，設定該第一電壓、該第二電壓與該第三電壓為浮接狀態。
  18. 如申請專利範圍第15項所述之操作方法，其中該第一電壓、該第二電壓是由相同電壓源所提供。
  19. 如申請專利範圍第15項所述之操作方法，其中該第一電壓、該第二電壓是由不同電壓源所提供。
  20. 如申請專利範圍第19項所述之操作方法，其中該第一電壓、該第二電壓的電壓準位相同。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI612698B (zh) * 2013-10-09 2018-01-21 財團法人工業技術研究院 多位元儲存之非揮發性記憶體晶胞及非揮發性記憶體

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3004576B1 (fr) 2013-04-15 2019-11-29 Commissariat A L'energie Atomique Et Aux Energies Alternatives Cellule memoire avec memorisation de donnees non volatile
FR3004577A1 (zh) * 2013-04-15 2014-10-17 Commissariat Energie Atomique
US9385316B2 (en) * 2014-01-07 2016-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM retention by depositing Ti capping layer before HK HfO
US10003022B2 (en) 2014-03-04 2018-06-19 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell structure with conductive etch-stop layer
US9646694B2 (en) * 2014-10-21 2017-05-09 Cypress Semiconductor Corporation 10-transistor non-volatile static random-access memory using a single non-volatile memory element and method of operation thereof
US10727122B2 (en) 2014-12-08 2020-07-28 International Business Machines Corporation Self-aligned via interconnect structures
US9576661B2 (en) 2015-05-19 2017-02-21 Nxp Usa, Inc. Systems and methods for SRAM with backup non-volatile memory that includes MTJ resistive elements
US9672911B2 (en) 2015-08-25 2017-06-06 Nxp Usa, Inc. Static random access memory (SRAM) with programmable resistive elements
US10923533B2 (en) * 2015-10-02 2021-02-16 Sony Corporation Semiconductor device having a volatile element and a plurality of non-volatile elements
US9928182B2 (en) 2016-02-02 2018-03-27 Nxp Usa, Inc. Direct interface between SRAM and non-volatile memory providing space efficiency by matching pitch in both memories
WO2017181417A1 (zh) * 2016-04-22 2017-10-26 中国科学院微电子研究所 一种Cu基阻变存储器的制备方法及存储器
US10700276B2 (en) * 2016-04-22 2020-06-30 The Institute of Microelectronics of Chinese Academy of Sciences Preparation method of Cu-based resistive random access memory, and memory
US10297314B2 (en) 2016-05-25 2019-05-21 Nxp Usa, Inc. Systems and methods for non-volatile flip flops
US9640256B1 (en) 2016-05-26 2017-05-02 Nxp Usa, Inc. Nonvolatile static random access memory (NVSRAM) system having a static random access memory (SRAM) array and a resistive memory array
US9923553B2 (en) 2016-07-18 2018-03-20 Nxp Usa, Inc. Systems and methods for non-volatile flip flops
US11107530B2 (en) * 2019-12-31 2021-08-31 Taiwan Semiconductor Manufacturing Company Limited Non-volatile static random access memory (nvSRAM) with multiple magnetic tunnel junction cells

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003085741A1 (fr) 2002-04-10 2003-10-16 Matsushita Electric Industrial Co., Ltd. Bascule bistable non volatile
JP2004133969A (ja) 2002-10-08 2004-04-30 Renesas Technology Corp 半導体装置
DE102005001667B4 (de) * 2005-01-13 2011-04-21 Qimonda Ag Nichtflüchtige Speicherzelle zum Speichern eines Datums in einer integrierten Schaltung
DE102005055834A1 (de) * 2005-11-23 2007-05-24 Infineon Technologies Ag Speicherschaltung, Ansteuerschaltung für einen Speicher und Verfahren zum Einschreiben von Schreibdaten in einen Speicher
US7321505B2 (en) * 2006-03-03 2008-01-22 Nscore, Inc. Nonvolatile memory utilizing asymmetric characteristics of hot-carrier effect
KR100939221B1 (ko) 2006-06-05 2010-01-28 엘지디스플레이 주식회사 액정표시장치 및 그 제조 방법
US7692954B2 (en) 2007-03-12 2010-04-06 International Business Machines Corporation Apparatus and method for integrating nonvolatile memory capability within SRAM devices
US20080229269A1 (en) 2007-03-12 2008-09-18 International Business Machines Corporation Design structure for integrating nonvolatile memory capability within sram devices
US7560965B2 (en) 2007-04-30 2009-07-14 Freescale Semiconductor, Inc. Scannable flip-flop with non-volatile storage element and method
US7760538B1 (en) 2008-03-04 2010-07-20 Xilinx, Inc. Non-volatile SRAM cell
CN101246740A (zh) 2008-03-13 2008-08-20 复旦大学 一种超低功耗非挥发静态随机存取存储单元及其操作方法
JP5238430B2 (ja) 2008-09-25 2013-07-17 株式会社東芝 記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI612698B (zh) * 2013-10-09 2018-01-21 財團法人工業技術研究院 多位元儲存之非揮發性記憶體晶胞及非揮發性記憶體

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