CN104157252A - 一种移位寄存器、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器、栅极驱动电路及显示装置，本发明实施例提供的上述移位寄存器，包括：输入模块，复位模块，驱动模块，第一输出模块和第二输出模块。该移位寄存器利用直流电源作为输出信号端所输出的输出信号的输出源，相比时钟信号作为输出信号的输出源，直流电源不仅可以避免由于时钟信号自有的高频率的周期性变换特性所导致的输出信号不稳定的问题，并且还可以降低线路负载对输出信号的影响，从而提高移位寄存器所输出的输出信号的稳定性和可靠性。

Description

一种移位寄存器、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器、栅极驱动电路及显示装置。

背景技术

在薄膜晶体管显示器中，通常通过栅极驱动装置向像素区域的各个薄膜晶体管(TFT，Thin Film Transistor)的栅极提供栅极驱动信号。栅极驱动装置可以通过阵列工艺形成在液晶显示器的阵列基板上，即阵列基板行驱动(GateDriver on Array,GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到液晶面板(Panel)两边对称的美观设计，同时，也省去了栅极集成电路(IC，Integrated Circuit)的绑定(Bonding)区域以及扇出(Fan-out)的布线空间，从而可以实现窄边框的设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。

现有的栅极驱动电路主要是将输入的时钟信号通过移位寄存器转换后加在液晶显示面板的栅极扫描线上，而时钟信号因其自有的高频率的周期性变换特性以及传输线的自身电阻，会发生信号延迟与衰减，从而导致不能输出稳定的电压，进而影响了显示面板上与栅极扫描线连接的薄膜晶体管的正常工作，造成画面显示不均匀。

发明内容

有鉴于此，本发明实施例提供一种移位寄存器、栅极驱动电路及显示装置，用以解决现有技术中由于移位寄存器的输出电压的电压源为时钟信号所导致的输出电压不稳定的问题。

因此，本发明实施例提供的一种移位寄存器，包括：输入模块，复位模块，驱动模块，第一输出模块和第二输出模块；其中，

所述输入模块，用于在第一时钟信号的控制下，将输入信号端的输入信号提供给第一节点；

所述驱动模块，用于在所述第一节点的电压的控制下，将第二时钟信号提供给第二节点；以及在所述输入信号端与所述第一节点之间无信号传送时，拉低或拉高所述第一节点的电压；

所述复位模块，用于在所述第一节点的电压和所述第一时钟信号的控制下，将第一直流源的电压提供给所述第二节点；以及在所述第一节点的电压的控制下，使所述第一直流源中止向所述第二节点提供电压；

所述第一输出模块，用于在所述第二节点的电压的控制下，将所述第一直流源的电压提供给输出信号端；

所述第二输出模块，用于在所述第二节点的电压的控制下，将第二直流源的电压提供给所述输出信号端；

所述第一节点位于连接所述输入模块、所述驱动模块、以及所述复位模块的导线上；所述第二节点位于连接所述驱动模块、所述复位模块、所述第一输出模块、以及所述第二输出模块的导线上；

所述第一时钟信号和所述第二时钟信号相位相反。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述输入模块具体包括：第一晶体管；其中，

所述第一晶体管，其栅极与所述第一时钟信号相连，其源极与所述输入信号端相连，其漏极与所述第一节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述驱动模块具体包括：第二晶体管和第一电容；其中，

所述第二晶体管，其栅极与所述第一节点相连，其源极与所述第二时钟信号相连；其漏极与所述第二节点相连；

所述第一电容连接于所述第二晶体管的栅极与所述第二晶体管的漏极之间。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述复位模块具体包括：第三晶体管，第四晶体管和第五晶体管；其中，

所述第三晶体管，其栅极与所述第一时钟信号相连，其源极与所述第二直流源相连，其漏极分别与所述第四晶体管的漏极和所述第五晶体管的栅极相连；

所述第四晶体管，其栅极与所述第一节点相连，其源极与所述第一时钟信号相连；

所述第五晶体管，其源极与所述第一直流源相连，其漏极与所述第二节点相连。

进一步地，在本发明实施例提供的上述移位寄存器中，所述复位模块还包括：第二电容；其中，

所述第二电容连接于所述第五晶体管的栅极与所述第五晶体管的源极之间。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第二输出模块具体包括：第六晶体管、第七晶体管、第八晶体管和第三电容；其中，

所述第六晶体管，其栅极与所述第二节点相连，其源极与所述第二直流源相连，其漏极与所述第七晶体管的漏极和所述第八晶体管的栅极相连；

所述第七晶体管，其栅极与所述第一时钟信号相连，其源极与所述第一直流源相连；

所述第八晶体管，其源极与所述第二直流源相连，其漏极与所述输出信号端相连；

所述第三电容连接于所述第八晶体管的栅极与所述第八晶体管的漏极之间。

或者，在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第二输出模块具体包括：第九晶体管和第四电容；其中，

所述第九晶体管，其栅极与所述第二节点相连，其源极与所述低电位直流源相连，其漏极与所述输出信号端相连；

所述第四电容连接于所述第九晶体管的栅极与所述第九晶体管的漏极之间。

所述第九晶体管，其栅极与所述第二节点相连，其源极与所述低电位直流源相连，其漏极与所述输出信号端相连；

所述第四电容连接于所述第九晶体管的栅极与所述第九晶体管的漏极之间。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一输出模块具体包括：第十晶体管、第十一晶体管和第十二晶体管；其中，

所述第十晶体管，其栅极与所述第二节点相连，其源极与所述高电位直流源相连，其漏极分别与所述第十一晶体管的漏极和所述第十二晶体管的栅极相连；

所述第十一晶体管，其栅极与所述第一时钟信号相连，其源极与所述低电位直流源相连；

所述第十二晶体管，其源极与所述高电位直流源相连，其漏极与所述输出信号端相连。

进一步地，在本发明实施例提供的上述移位寄存器中，所述第一输出模块还包括：第五电容；其中，

所述第五电容连接于所述第十二晶体管的栅极与所述第十二晶体管的源极之间。

或者，在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一输出模块具体包括：第十三晶体管和第六电容，其中，

所述第十三晶体管，其栅极与所述第二节点相连接，其源极与所述高电位直流源相连，其漏极与所述输出信号端相连；

所述第六电容连接于所述第十三晶体管的栅极与所述第十三晶体管的漏极之间。

进一步地，在本发明实施例提供的上述移位寄存器中，第一至第十二晶体管均为P型晶体管，且所述第一直流源为高电位直流源，所述第二直流源为低电位直流源；或

第一至第十二晶体管均为N型晶体管，且所述第一直流源为低电位直流源，所述第二直流源为高电位直流源。

具体地，在本发明实施例提供的上述移位寄存器中，所述第十三晶体管为N型晶体管，且所述第一直流源为高电位直流源，所述第二直流源为低电位直流源；或

所述第十三晶体管为P型晶体管，且所述第一直流源为低电位直流源，所述第二直流源为高电位直流源。

相应地，本发明实施例还提供了一种栅极驱动电路，包括串联的多个本发明实例提供的上述任一种移位寄存器；其中，

第一级移位寄存器的输入信号端连接起始信号端，除第一级移位寄存器之外，其余各级移位寄存器的输入信号端连接上一级移位寄存器的输出信号端。

相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述任一种栅极驱动电路。

本发明实施例提供的上述移位寄存器、栅极驱动电路及显示装置，包括：输入模块，复位模块，驱动模块，第一输出模块和第二输出模块。该移位寄存器利用直流电源作为输出信号端所输出的输出信号的输出源，相比时钟信号作为输出信号的输出源，直流电源不仅可以避免由于时钟信号自有的高频率的周期性变换特性所导致的输出信号不稳定的问题，并且还可以降低线路负载对输出信号的影响，从而提高移位寄存器所输出的输出信号的稳定性和可靠性。

附图说明

图1为本发明实施例提供的移位寄存器的结构示意图之一；

图2a和图2b分别为本发明实施例提供的移位寄存器的电路时序图；

图3a和图3b分别为本发明实施例提供的所有晶体管均为P型晶体管的移位寄存器的具体结构示意图；

图4a和图4b分别为本发明实施例提供的所有晶体管均为N型晶体管的移位寄存器的具体结构示意图；

图5a和图5b分别为本发明实施例提供的包含有P型晶体管和N型晶体管的移位寄存器的具体结构示意图；

图6为本发明实施例提供的栅极驱动电路的结构示意图。

具体实施方式

下面结合附图，对本发明实施例提供的移位寄存器、栅极驱动电路及显示装置的具体实施方式进行详细地说明。

本发明实施例提供的一种移位寄存器，如图1所示，包括：输入模块1，复位模块2，驱动模块3，第一输出模块4和第二输出模块5；其中，

输入模块1，用于在第一时钟信号CK的控制下，将输入信号端Input的输入信号提供给第一节点A；

驱动模块3，用于在第一节点A的电压的控制下，将第二时钟信号CB提供给第二节点B；以及当输入信号端Input与第一节点A之间无信号传送时，拉高或拉低第一节点A的电压；

复位模块2，用于在第一节点A的电压和第一时钟信号CK的控制下，将第一直流电源V1的电压提供给第二节点B；以及在第一节点A的电压的控制下，使第一直流电源V1中止向第二节点B提供电压；

第一输出模块4，用于在第二节点B的电压的控制下，将第一直流源V1的电压提供给输出信号端Output；

第二输出模块5，用于在第二节点B的电压的控制下，将第二直流源V2的电压提供给输出信号端Output；

第一节点A位于连接输入模块1与驱动模块3和复位模块2的导线上；第二节点B位于连接驱动模块3与复位模块2、第一输出模块4、以及第二输出模块5的导线上；

第一时钟信号CK和第二时钟信号CB相位相反。

本发明实施例提供的上述移位寄存器，本发明实施例提供的上述移位寄存器，包括：输入模块，复位模块，驱动模块，第一输出模块和第二输出模块。该移位寄存器利用直流电源作为输出信号端所输出的输出信号的输出源，相比时钟信号作为输出信号的输出源，直流电源不仅可以避免由于时钟信号自有的高频率的周期性变换特性所导致的输出信号不稳定的问题，并且还可以降低线路负载对输出信号的影响，从而提高移位寄存器所输出的输出信号的稳定性和可靠性。

需要说明的是，在本发明实施例提供的上述移位寄存器中，当第一直流源为高电位直流源时，第二直流源则为低电位直流源；当第一直流源为低电位直流源时，第二直流源则为高电位直流源。

下面结合电路时序图对本发明实施例提供的上述移位寄存器的工作原理进行简要介绍。

具体地，本发明实施例提供的上述移位寄存器的工作可以有三个阶段，如图2a和图2b所示，分别为：采样阶段T1、输出阶段T2、以及复位阶段T3；

在采样阶段T1，输入信号端Input输入输入信号，输入模块在第一时钟信号CK的控制下，将输入信号端Input的输入信号提供给第一节点A；复位模块在第一节点A的电压和第一时钟信号CK的控制下，将第一直流电源V1的电压提供给第二节点B；驱动模块在第一节点A的电压的控制下，将第二时钟信号CB提供给第二节点B；此时，第一输出模块在第二节点B的电压的控制下，将第一直流源V1的电压提供给输出信号端Output；

在输出阶段T2，输入信号端Input与第一节点A之间之间无信号传送；若第一节点A的电压在上一时间段为低电位电压，驱动模块则拉低第一节点A的电压；若第一节点A的电压在上一时间段为高电位电压，驱动模块则拉高第一节点A的电压；并在第一节点A的电压和第二时钟信号CB的控制下，将第二时钟信号CB提供给第二节点B；复位模块在第一节点A的电压的控制下，使第一直流电源V1中止向第二节点B提供电压；此时，第二输出模块在第二节点B的电压的控制下，将第二直流源V2的电压提供给输出信号端Output；

在复位阶段T3，输入模块在第一时钟信号CK的控制下，使输入信号端Input与第一节点A处于导通状态；复位模块在第一节点A的电压和第一时钟信号CK的控制下，将第一直流电源V1的电压提供给第二节点B；此时，第一输出模块在第二节点B的电压的控制下，将第一直流源V1的电压提供给输出信号端Output。

下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。

较佳地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a至图5b所示，输入模块具体包括：第一晶体管T1；其中，

第一晶体管T1，其栅极与第一时钟信号CK相连，其源极与输入信号端Input相连，其漏极与第一节点A相连。

进一步地，在具体实施时，如图3a和图3b所示，第一晶体管T1可以为P型晶体管，此时，当第一时钟信号CK为低电位时第一晶体管T1导通，当第一时钟信号CK为高电位时第一晶体管T1截止。或者，如图4a和图4b所示，第一晶体管T1也可以为N型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中输入模块的具体结构，在具体实施时，输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a至图5b所示，驱动模块具体包括：第二晶体管T2和第一电容C1；其中，

第二晶体管T2，其栅极与第一节点A相连，其源极与第二时钟信号CB相连；其漏极与第二节点B相连；

第一电容C1连接于第二晶体管T2的栅极与第二晶体管T2的漏极之间。设置第一电容C1，通过第一电容C1的自举作用，在如图2a所示的T2时间段内拉低或在如图2b所示的T2时间段内拉高第一节点A的电压以保持第二晶体管T2处于导通状态。

进一步地，在具体实施时，如图3a和图3b所示，第二晶体管T2可以为P型晶体管，此时，当第一节点A的电压为低电位时第二晶体管T2导通，当第一节点A的电压为高电位时第二晶体管T2截止。或者，如图4a和图4b所示，第二晶体管T2也可以为N型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中驱动模块的具体结构，在具体实施时，驱动模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在本发明实施例提供的上述移位寄存器中，如图3a和图4a所示，复位模块2具体可以包括：第三晶体管T3，第四晶体管T4和第五晶体管T5；其中，

第三晶体管T3，其栅极与第一时钟信号CK相连，其源极与第二直流源V2相连，其漏极分别与第四晶体管T4的漏极和第五晶体管T5的栅极相连；

第四晶体管T4，其栅极与第一节点A相连，其源极与第一时钟信号CK相连；

第五晶体管T5，其源极与第一直流源V1相连，其漏极与第二节点B相连。

进一步地，在具体实施时，如图3a和图3b所示，第三晶体管T3、第四晶体管T4和第五晶体管T5均可以为P型晶体管，此时，当第一时钟信号CK为低电位时第三晶体管T3导通，当第一时钟信号CK为高电位时第三晶体管T3截止；当第一节点A的电压为低电位时第四晶体管T4导通，当第一节点A的电压为高电位时第四晶体管T4截止；当第五晶体管T5的栅极的电压为低电位时第五晶体管T5导通，当第五晶体管T5的栅极的电压为高电位时第五晶体管T5截止。或者，如图4a和图4b所示，第三晶体管T3、第四晶体管T4和第五晶体管T5均可以为N型晶体管，在此不作限定。

进一步地，在本发明实施例提供的上述移位寄存器中，为了更好的维持第五晶体管T5的栅极电压，如图3b和图4b所示，复位模块还可以包括：第二电容C2；其中，

第二电容C2连接于第五晶体管T5的栅极与第五晶体管T5的源极之间。

以上仅是举例说明移位寄存器中复位模块的具体结构，在具体实施时，复位模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，第二输出模块具体可以包括：第六晶体管T6、第七晶体管T7和第八晶体管T8和第三电容C3；其中，

第六晶体管T6，其栅极与第二节点B相连，其源极与第二直流源V2相连，其漏极与第七晶体管T7的漏极和第八晶体管T8的栅极相连；

第七晶体管T7，其栅极与第一时钟信号CK相连，其源极与第一直流源V1相连；

第八晶体管T8，其源极与第二直流源V2相连，其漏极与输出信号端Output相连；

第三电容C3连接于第八晶体管T8的栅极与第八晶体管T8的漏极之间。具体地，在第二输出模块中设置第三电容C3是为了通过第三电容C3的自举作用，在如图2a所示的T2时间段内拉低或在如图2b所示的T2时间段内拉高第八晶体管T8的栅极电压以保持第八晶体管T8处于导通状态。

进一步地，在具体实施时，如图3a和图3b所示，第六晶体管T6、第七晶体管T7和第八晶体管T8均可以为P型晶体管，此时，当第二节点B的电压为低电位时第六晶体管T6导通，当第二节点B的电压为高电位时第六晶体管T6截止；当第一时钟信号CK为低电位时第七晶体管T7导通，当第一时钟信号CK为高电位时第七晶体管T7截止；当第八晶体管T8的栅极的电压为低电位时第八晶体管T8导通，当第八晶体管T8的栅极的电压为高电位时第八晶体管T8截止。或者，如图4a和图4b所示，第六晶体管T6、第七晶体管T7和第八晶体管T8均也可以为N型晶体管，在此不作限定。

或者，为了简化电路结构，在本发明实施例提供的上述移位寄存器中，如图5a和图5b所示，第二输出模块具体可以包括：第九晶体管T9和第四电容C4；其中，

第九晶体管T9，其栅极与第二节点B相连，其源极与第二直流源V2相连，其漏极与输出信号端Output相连；

第四电容C4连接于第九晶体管T9的栅极与第九晶体管T9的漏极之间。具体地，在第二输出模块中设置第四电容C4是为了保证第九晶体管T9的栅极电压的稳定性。

进一步地，在具体实施时，如图5a所示，第九晶体管T9可以为P型晶体管。当第二节点B的电压为低电位时第九晶体管T9导通，此时，当第二节点B的电压为高电位时第九晶体管T9截止。或者，如图5b所示，第九晶体管T9也可以为N型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中第二输出模块的具体结构，在具体实施时，第二输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，第一输出模块具体可以包括：第十晶体管T10、第十一晶体管T11和第十二晶体T12；其中，

第十晶体管T10，其栅极与第二节点B相连，其源极与第一直流源V1相连，其漏极分别与第十一晶体管T11的漏极和第十二晶体管T12的栅极相连；

第十一晶体管T11，其栅极与第一时钟信号CK相连，其源极与第二直流源V2相连；

第十二晶体管T12，其源极与第一直流源V1相连，其漏极与输出信号端Output相连。

进一步地，在具体实施时，如图3a和图3b所示，第十晶体管T10、第十一晶体管T11和第十二晶体T12均可以为P型晶体管，此时，当第二节点B的电压为低电位时第十晶体管T10导通，当第二节点B的电压为高电位时第十晶体管T10截止；当第一时钟信号CK为低电位时第十一晶体管T11导通，当第一时钟信号CK为高电位时第十一晶体管T11截止；当第十二晶体T12的栅极的电压为低电位时第十二晶体T12导通，当第十二晶体T12的栅极的电压为高电位时第十二晶体T12截止。或者，如图4a和图4b所示，第十晶体管T10、第十一晶体管T11和第十二晶体T12均也可以为N型晶体管，在此不作限定。

较佳地，在本发明实施例提供的上述移位寄存器中，为了更好的维持第十二晶体管T12的栅极电压，如图3b和图4b所示，第一输出模块还可以包括：第五电容C5；其中，

第五电容C5连接于第十二晶体管T12的栅极与第十二晶体管T12的源极之间。

或者，为了简化电路结构，在本发明实施例提供的上述移位寄存器中，如图5a和图5b所示，第一输出模块具体可以包括：第十三晶体管T13和第六电容C6，其中，

第十三晶体管T13，其栅极与第二节点B相连接，其源极与第一直流源V1相连，其漏极与输出信号端Output相连；

第六电容C6连接于第十三晶体管T13的栅极与第十三晶体管T13的漏极之间。

具体地，在第一输出模块中设置第六电容C6是为了保证第十三晶体管T13的栅极电压的稳定性。

进一步地，在具体实施时，如图5a所示，第十三晶体管T13可以为N型晶体管，此时，当第二节点B的电压为高电位时第十三晶体管T13导通，当第二节点B的电压为低电位时第十三晶体管T13截止。或者，如图5b所示，第十三晶体管T13也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中第一输出模块的具体结构，在具体实施时，第一输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在本发明实施例提供的上述移位寄存器中，晶体管一般均采用相同材质的晶体管，在具体实施时，为了简化制作工艺，上述第一至第十二晶体管均采用P型晶体管或N型晶体管。且当第一至第十二晶体管均为P型晶体管时，第一直流源为高电位直流源，第二直流源为低电位直流源；或当第一至第十二晶体管均为N型晶体管时，第一直流源为低电位直流源，第二直流源为高电位直流源。

对于第一输出模块为第十三晶体管和第六电容的结构的移位寄存器，如图5a所示，当第十三晶体管为N型晶体管时，第一直流源为高电位直流源，第二直流源为低电位直流源；或如图5b所示，当第十三晶体管为P型晶体管时，第一直流源为低电位直流源，第二直流源为高电位直流源。

需要说明的是本发明上述实施例中提到的晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideScmiconductor)，在此不做限定。在具体实施中，这些晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。

下面分别以图2a和图2b所示的输入输出时序图为例对本发明实施例移位寄存器的工作过程作以描述。下述描述中以1表示高电位信号，0表示低电位信号。

实例一：

以图3b所示的移位寄存器的结构为例对其工作过程作以描述，其中在图3b所示的移位寄存器中，所有晶体管均为P型晶体管，各P型晶体管在高电位作用下截止，在低电位作用下导通；第一直流源为高电位直流源，第二直流源为低电位直流源；对应的输入输出时序图如图2a所示。具体地，选取如图2a所示的输入输出时序图中的T1、T2和T3三个阶段。

在T1阶段，Input＝0，CK＝0，CB＝1。由于CK＝0，因此第一晶体管T1、第三晶体管T3、第七晶体管T7和第十一晶体管T11均导通；由于第一晶体管T1导通，Input＝0，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第四晶体管T4和第二晶体管T2导通，对第二电容C2进行充电；由于CK＝0，因此第五晶体管T5栅极的电位为低电位，第五晶体管T5导通并将第一直流源的电压提供给第二节点B；由于第二晶体管T2导通，CB＝1，因此导通的第二晶体管T2将高电位的第二时钟信号CB提供给第二节点B，因此第二节点B的电位为高电位，对第一电容C1进行充电；由于第二节点B的电位为高电位，因此第六晶体管T6和第十晶体管T10截止；第八晶体管T8的栅极的电位为高电位，第八晶体管截止；第十二晶体管T12的栅极的电位为低电位，对第五电容C5进行充电，第十二晶体管T12导通并将第一直流源V1的电压提供给输出信号端Output，因此输出信号端Output输出高电位输出信号。

在T2阶段，Input＝1，CK＝1，CB＝0。由于CK＝1，因此第一晶体管T1、第三晶体管T3、第七晶体管T7和第十一晶体管T11均截止；由于第一晶体管T1截止，第一节点A的电位为低电位，因此第四晶体管T4和第二晶体管T2导通；由于CK＝1，因此第五晶体管T5栅极的电位为高电位，第五晶体管T5截止，同时，在此阶段中，第二电容C2进行放电其两端的电位都为高电位，以更好的维持第五晶体管T5栅极的电位为高电位；由于第二晶体管T2导通，CB＝0，因此导通的第二晶体管T2将低电位的第二时钟信号CB提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，根据第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第一节点A的电位被进一步拉低，以保证在此阶段中第四晶体管T4和第二晶体管T2导通；由于第二节点B的电位为低电位，因此第六晶体管T6和第十晶体管T10导通；第十二晶体管T12的栅极的电位为高电位，第十二晶体管T12截止，同时，在此阶段中，第五电容C5进行放电使其两端的电位都为高电位，以更好的维持第十二晶体管T12栅极的电位为高电位；第八晶体管T8的栅极的电位为低电位，第八晶体管T8导通并将第二直流源V2的电压提供给输出信号端Output，因此输出信号端Output输出低电位输出信号；同时由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，第八晶体管T8的栅极的电位被进一步拉低以保证在此阶段中第八晶体管T8导通。

在T3阶段，Input＝1，CK＝0，CB＝1。由于CK＝0，因此第一晶体管T1、第三晶体管T3、第七晶体管T7和第十一晶体管T11均导通；由于第一晶体管T1导通，Input＝1，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第四晶体管T4和第二晶体管T2截止；由于CK＝0，因此第五晶体管T5栅极的电位为低电位，第二电容C2进行充电，第五晶体管T5导通并将第一直流源V1的电压提供给第二节点B，因此第二节点B的电位为高电位，此阶段中，第一电容C1进行放电其两端的电位都为高电位，以更好的维持第二晶体管T2栅极的电位为高电位；由于第二节点B的电位为高电位，因此第六晶体管T6和第十晶体管T10截止；第八晶体管T8的栅极的电位为高电位，第八晶体管截止；第十二晶体管T12的栅极的电位为低电位，对第五电容C5进行充电，第十二晶体管T12导通并将第一直流源V1的电压提供给输出信号端Output，因此输出信号端Output输出高电位输出信号，此阶段中第三电容C3进行放电其两端的电位都为高电位，以更好的维持第八晶体管T8栅极的电位为高电位。

上述移位寄存器由于利用直流电源作为输出信号端所输出的输出信号的输出源，相比时钟信号作为输出信号的输出源，直流电源不仅可以避免由于时钟信号自有的高频率的周期性变换特性所导致的输出信号不稳定的问题，并且还可以降低线路负载对输出信号的影响，从而提高移位寄存器所输出的输出信号的稳定性和可靠性。

具体地，图3a所示结构的移位寄存器的工作过程作与上述实例一中描述的工作过程相比，除了少了第二电容和第五电容的作用之外，其它过程相同，在此不作赘述。

实例二：

以图4b所示的移位寄存器的结构为例对其工作过程作以描述，其中在图4b所示的移位寄存器中，所有晶体管均为N型晶体管，各N型晶体管在低电位作用下截止，在高电位作用下导通；第一直流源为低电位直流源，第二直流源为高电位直流源；对应的输入输出时序图如图2b所示。具体地，选取如图2b所示的输入输出时序图中的T1、T2和T3三个阶段。

在T1阶段，Input＝1，CK＝1，CB＝0。由于CK＝1，因此第一晶体管T1、第三晶体管T3、第七晶体管T7和第十一晶体管T11均导通；由于第一晶体管T1导通，Input＝1，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第四晶体管T4和第二晶体管T2导通，对第二电容C2进行充电；由于CK＝1，因此第五晶体管T5栅极的电位为高电位，第五晶体管T5导通并将第一直流源的电压提供给第二节点B；由于第二晶体管T2导通，CB＝0，因此导通的第二晶体管T2将低电位的第二时钟信号CB提供给第二节点B，因此第二节点B的电位为低电位，对第一电容C1进行充电；由于第二节点B的电位为低电位，因此第六晶体管T6和第十晶体管T10截止；第八晶体管T8的栅极的电位为低电位，第八晶体管截止；第十二晶体管T12的栅极的电位为高电位，对第五电容C5进行充电，第十二晶体管T12导通并将第一直流源V1的电压提供给输出信号端Output，因此输出信号端Output输出低电位输出信号。

在T2阶段，Input＝0，CK＝0，CB＝1。由于CK＝0，因此第一晶体管T1、第三晶体管T3、第七晶体管T7和第十一晶体管T11均截止；由于第一晶体管T1截止，第一节点A的电位为高电位，因此第四晶体管T4和第二晶体管T2导通；由于CK＝0，因此第五晶体管T5栅极的电位为低电位，第五晶体管T5截止，同时，在此阶段中，第二电容C2进行放电其两端的电位都为低电位，以更好的维持第五晶体管T5栅极的电位为低电位；由于第二晶体管T2导通，CB＝1，因此导通的第二晶体管T2将高电位的第二时钟信号CB提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，根据第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第一节点A的电位被进一步拉高，以保证在此阶段中第四晶体管T4和第二晶体管T2导通；由于第二节点B的电位为高电位，因此第六晶体管T6和第十晶体管T10导通；第十二晶体管T12的栅极的电位为低电位，第十二晶体管T12截止，同时，在此阶段中，第五电容C5进行放电使其两端的电位都为低电位，以更好的维持第十二晶体管T12栅极的电位为低电位；第八晶体管T8的栅极的电位为高电位，第八晶体管T8导通并将第二直流源V2的电压提供给输出信号端Output，因此输出信号端Output输出高电位输出信号；同时由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，第八晶体管T8的栅极的电位被进一步拉高以保证在此阶段中第八晶体管T8导通。

在T3阶段，Input＝0，CK＝1，CB＝0。由于CK＝1，因此第一晶体管T1、和第三晶体管T3均导通；由于第一晶体管T1导通，Input＝0，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第四晶体管T4和第二晶体管T2截止；由于CK＝1，因此第五晶体管T5栅极的电位为高电位，第二电容C2进行充电，第五晶体管T5导通并将第一直流源的电压提供给第二节点B，因此第二节点B的电位为低电位，此阶段中，第一电容C1进行放电其两端的电位都为低电位，以更好的维持第二晶体管T2栅极的电位为低电位；由于第二节点B的电位为低电位，因此第六晶体管T6和第十晶体管T10截止；第八晶体管T8的栅极的电位为低电位，第八晶体管截止；第十二晶体管T12的栅极的电位为高电位，对第五电容C5进行充电，第十二晶体管T12导通并将第一直流源V1的电压提供给输出信号端Output，因此输出信号端Output输出低电位输出信号，此阶段中第三电容C3进行放电其两端的电位都为低电位，以更好的维持第八晶体管T8栅极的电位为低电位。

上述移位寄存器由于利用直流电源作为输出信号端所输出的输出信号的输出源，相比时钟信号作为输出信号的输出源，直流电源不仅可以避免由于时钟信号自有的高频率的周期性变换特性所导致的输出信号不稳定的问题，并且还可以降低线路负载对输出信号的影响，从而提高移位寄存器所输出的输出信号的稳定性和可靠性。

具体地，图4a所示结构的移位寄存器的工作过程作与上述实例二中描述的工作过程相比，除了少了第二电容和第五电容的作用之外，其它过程相同，在此不作赘述。

实例三

以图5a所示的移位寄存器的结构为例对其工作过程作以描述，其中在图5a所示的移位寄存器中，除了第十三晶体管为N型晶体管，其它晶体管均为P型晶体管。N型晶体管在低电位作用下截止，在高电位作用下导通；各P型晶体管在高电位作用下截止，在低电位作用下导通；第一直流源为高电位直流源，第二直流源为低电位直流源；对应的输入输出时序图如图2a所示。具体地，选取如图2a所示的输入输出时序图中的T1、T2和T3三个阶段。

在T1阶段，Input＝0，CK＝0，CB＝1。由于CK＝0，因此第一晶体管T1和第三晶体管T3均导通；由于第一晶体管T1导通，Input＝0，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第四晶体管T4和第二晶体管T2导通，对第二电容C2进行充电；由于CK＝0，因此第五晶体管T5栅极的电位为低电位，第五晶体管T5导通并将第一直流源的电压提供给第二节点B；由于第二晶体管T2导通，CB＝1，因此导通的第二晶体管T2将高电位的第二时钟信号CB提供给第二节点B，因此第二节点B的电位为高电位，对第一电容C1进行充电；由于第二节点B的电位为高电位，因此第九晶体管T9截止，第六电容C6与第二节点B连接的一端的电位为高电位，在该瞬间第六电容C6的另一端的电位为低电位，第十三晶体管T13导通并将第一直流源V1的电压提供给输出信号端Output，因此输出信号端Output输出高电位输出信号；并且，在此阶段中，由于第十三晶体管T13导通，因此第六电容C6的另一端的电位逐渐升高，由于电容具有可以维持其两端电压差的作用，因此第六电容C6与第二节点B连接的一端的电位随着另一端的电位的逐渐升高而被逐渐拉高，从而使第十三晶体管T13的栅极电压进一步拉高，进而保证该阶段中第十三晶体管T13的导通的稳定性。

在T2阶段，Input＝1，CK＝1，CB＝0。由于CK＝1，因此第一晶体管T1和第三晶体管T3均截止；由于第一晶体管T1截止，第一节点A的电位为低电位，因此第四晶体管T4和第二晶体管T2导通；由于CK＝1，因此第五晶体管T5栅极的电位为高电位，第五晶体管T5截止，同时，在此阶段中，第二电容C2进行放电其两端的电位都为高电位，以更好的维持第五晶体管T5栅极的电位为高电位；由于第二晶体管T2导通，CB＝0，因此导通的第二晶体管T2将低电位的第二时钟信号CB提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，根据第一电容C1的自举作用，为了维持第一电容C1两端的电压差，以保证在此阶段中第四晶体管T4和第二晶体管T2导通；由于第二节点B的电位为低电位，因此第十三晶体管T13截止，第四电容C4与第二节点B连接的一端的电位为低电位，在该瞬间第四电容C4的另一端的电位仍为T1阶段时输出信号端Output的电位即高电位，第九晶体管T9导通并将第二直流源V2的电压提供给输出信号端Output，因此输出信号端Output输出低电位输出信号；并且，在此阶段中，由于第九晶体管T9导通，因此第四电容C4另一端的电位逐渐降低，由于电容具有可以维持其两端电压差的作用，因此第四电容C4与第二节点B连接的一端的电位随着另一端的电位的逐渐降低而被逐渐拉低，从而使第九晶体管T9的栅极电压进一步拉低，进而保证该阶段中第九晶体管T9导通的稳定性。

在T3阶段，Input＝1，CK＝0，CB＝1。由于CK＝0，因此第一晶体管T1和第三晶体管T3均导通；由于第一晶体管T1导通，Input＝1，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第四晶体管T4和第二晶体管T2截止；由于CK＝0，因此第五晶体管T5栅极的电位为低电位，第二电容C2进行充电，第五晶体管T5导通并将第一直流源V1的电压提供给第二节点B，因此第二节点B的电位为高电位，此阶段中，第一电容C1进行放电其两端的电位都为高电位，以更好的维持第二晶体管T2栅极的电位为高电位；由于第二节点B的电位为高电位，因此第九晶体管T9截止，第六电容C6与第二节点B连接的一端的电位为高电位，在该瞬间第六电容C6的另一端的电位仍为T2阶段时输出信号端Output的电位即低电位，第十三晶体管T13导通并将第一直流源V1的电压提供给输出信号端Output，因此输出信号端Output输出高电位输出信号；并且，在此阶段中，由于第十三晶体管T13导通，因此第六电容C6的另一端的电位逐渐升高，由于电容具有可以维持其两端电压差的作用，因此第六电容C6与第二节点B连接的一端的电位随着另一端的电位的逐渐升高而被逐渐拉高，从而使第十三晶体管T13的栅极电压进一步拉高，进而保证该阶段中第十三晶体管T13的导通的稳定性。

上述移位寄存器由于利用直流电源作为输出信号端所输出的输出信号的输出源，相比时钟信号作为输出信号的输出源，直流电源不仅可以避免由于时钟信号自有的高频率的周期性变换特性所导致的输出信号不稳定的问题，并且还可以降低线路负载对输出信号的影响，从而提高移位寄存器所输出的输出信号的稳定性和可靠性。

实例四

以图5b所示的移位寄存器的结构为例对其工作过程作以描述，其中在图5b所示的移位寄存器中，除了第十三晶体管为P型晶体管，其它晶体管均为N型晶体管。N型晶体管在低电位作用下截止，在高电位作用下导通；各P型晶体管在高电位作用下截止，在低电位作用下导通；第一直流源为低电位直流源，第二直流源为高电位直流源；对应的输入输出时序图如图2b所示。具体地，选取如图2b所示的输入输出时序图中的T1、T2和T3三个阶段。

在T1阶段，Input＝1，CK＝1，CB＝0。由于CK＝1，因此第一晶体管T1、和第三晶体管T3均导通；由于第一晶体管T1导通，Input＝1，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第四晶体管T4和第二晶体管T2导通，对第二电容C2进行充电；由于CK＝1，因此第五晶体管T5栅极的电位为高电位，第五晶体管T5导通并将第一直流源的电压提供给第二节点B；由于第二晶体管T2导通，CB＝0，因此导通的第二晶体管T2将低电位的第二时钟信号CB提供给第二节点B，因此第二节点B的电位为低电位，对第一电容C1进行充电；由于第二节点B的电位为低电位，因此第九晶体管T9截止，第六电容C6与第二节点B连接的一端的电位为低电位，在该瞬间第六电容C6的另一端的电位为高电位，第十三晶体管T13导通并将第一直流源V1的电压提供给输出信号端Output，因此输出信号端Output输出低电位输出信号；并且，在此阶段中，由于第十三晶体管T13导通，因此第六电容C6的另一端的电位逐渐降低，由于电容具有可以维持其两端电压差的作用，因此第六电容C6与第二节点B连接的一端的电位随着另一端的电位的逐渐降低而被逐渐拉低，从而使第十三晶体管T13的栅极电压进一步拉低，进而保证该阶段中第十三晶体管T13的导通的稳定性。

在T2阶段，Input＝0，CK＝0，CB＝1。由于CK＝0，因此第一晶体管T1、和第三晶体管T3均截止；由于第一晶体管T1截止，第一节点A的电位为高电位，因此第四晶体管T4和第二晶体管T2导通；由于CK＝0，因此第五晶体管T5栅极的电位为低电位，第五晶体管T5截止，同时，在此阶段中，第二电容C2进行放电其两端的电位都为低电位，以更好的维持第五晶体管T5栅极的电位为低电位；由于第二晶体管T2导通，CB＝1，因此导通的第二晶体管T2将高电位的第二时钟信号CB提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，根据第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第一节点A的电位被进一步拉高，以保证在此阶段中第四晶体管T4和第二晶体管T2导通；由于第一节点A的电位为高电位，因此第四晶体管T4和第二晶体管T2导通；由于CK＝0，因此第五晶体管T5栅极的电位为低电位，第五晶体管T5截止；由于第二晶体管T2导通，CB＝1，因此导通的第二晶体管T2将高电位的第二时钟信号CB提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第十三晶体管T13截止，第四电容C4与第二节点B连接的一端的电位为高电位，在该瞬间第四电容C4的另一端的电位仍为T1阶段时输出信号端Output的电位即低电位，第九晶体管T9导通并将第二直流源V2的电压提供给输出信号端Output，因此输出信号端Output输出高电位输出信号；并且，在此阶段中，由于第九晶体管T9导通，因此第四电容C4另一端的电位逐渐升高，由于电容具有可以维持其两端电压差的作用，因此第四电容C4与第二节点B连接的一端的电位随着另一端的电位的逐渐升高而被逐渐拉高，从而使第九晶体管T9的栅极电压进一步拉高，进而保证该阶段中第九晶体管T9导通的稳定性。

在T3阶段，Input＝0，CK＝1，CB＝0。由于CK＝1，因此第一晶体管T1、和第三晶体管T3均导通；由于第一晶体管T1导通，Input＝0，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第四晶体管T4和第二晶体管T2截止；由于CK＝1，因此第五晶体管T5栅极的电位为高电位，第二电容C2进行充电，第五晶体管T5导通并将第一直流源的电压提供给第二节点B，因此第二节点B的电位为低电位，此阶段中，第一电容C1进行放电其两端的电位都为低电位，以更好的维持第二晶体管T2栅极的电位为低电位；由于第二节点B的电位为低电位，因此第九晶体管T9截止，第六电容C6与第二节点B连接的一端的电位为低电位，在该瞬间第六电容C6的另一端的电位仍为T2阶段时输出信号端Output的电位即高电位，第十三晶体管T13导通并将第一直流源V1的电压提供给输出信号端Output，因此输出信号端Output输出低电位输出信号；并且，在此阶段中，由于第十三晶体管T13导通，因此第六电容C6的另一端的电位逐渐降低，由于电容具有可以维持其两端电压差的作用，因此第六电容C6与第二节点B连接的一端的电位随着另一端的电位的逐渐降低而被逐渐拉低，从而使第十三晶体管T13的栅极电压进一步拉低，进而保证该阶段中第十三晶体管T13的导通的稳定性。

上述移位寄存器由于利用直流电源作为输出信号端所输出的输出信号的输出源，相比时钟信号作为输出信号的输出源，直流电源不仅可以避免由于时钟信号自有的高频率的周期性变换特性所导致的输出信号不稳定的问题，并且还可以降低线路负载对输出信号的影响，从而提高移位寄存器所输出的输出信号的稳定性和可靠性。

基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图6所示，包括串联的多个移位寄存器：SR(1)、SR(2)…SR(n)…SR(N-1)、SR(N)(共N个移位寄存器，1≤n≤N)，第一级移位寄存器SR(1)的输入信号端Input连接起始信号端STV，除第一级移位寄存器SR(1)之外，其余各级移位寄存器SR(n)的输入信号端Input连接上一级移位寄存器SR(n-1)的输出信号端Output_n-1。栅极驱动电路顺序地输出各级移位寄存器SR(n)的输出信号端Output_n输出的输出信号。

进一步地，在本发明实施例提供的上述栅极驱动电路中，第一时钟信号CK、第二时钟信号CB、低电位直流源VL和高电位直流源VH均输入各级移位寄存器中。

具体地，上述栅极驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括上述的栅极驱动电路，通过该栅极驱动电路为显示装置中阵列基板上的各栅线提供扫描信号，其具体实施可参见上述栅极驱动电路的描述，相同之处不再赘述。

本发明实施例提供的一种移位寄存器、栅极驱动电路及显示装置，本发明实施例提供的上述移位寄存器，包括：输入模块，复位模块，驱动模块，第一输出模块和第二输出模块。该移位寄存器利用直流电源作为输出信号端所输出的输出信号的输出源，相比时钟信号作为输出信号的输出源，直流电源不仅可以避免由于时钟信号自有的高频率的周期性变换特性所导致的输出信号不稳定的问题，并且还可以降低线路负载对输出信号的影响，从而提高移位寄存器所输出的输出信号的稳定性和可靠性。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (14)

1.一种移位寄存器，其特征在于，包括：输入模块，复位模块，驱动模块，第一输出模块和第二输出模块；其中，

所述输入模块，用于在第一时钟信号的控制下，将输入信号端的输入信号提供给第一节点；

所述驱动模块，用于在所述第一节点的电压的控制下，将第二时钟信号提供给第二节点；以及在所述输入信号端与所述第一节点之间无信号传送时，拉低或拉高所述第一节点的电压；

所述复位模块，用于在所述第一节点的电压和所述第一时钟信号的控制下，将第一直流源的电压提供给所述第二节点；以及在所述第一节点的电压的控制下，使所述第一直流源中止向所述第二节点提供电压；

所述第一输出模块，用于在所述第二节点的电压的控制下，将所述第一直流源的电压提供给输出信号端；

所述第二输出模块，用于在所述第二节点的电压的控制下，将第二直流源的电压提供给所述输出信号端；

所述第一节点位于连接所述输入模块、所述驱动模块、以及所述复位模块的导线上；所述第二节点位于连接所述驱动模块、所述复位模块、所述第一输出模块、以及所述第二输出模块的导线上；

所述第一时钟信号和所述第二时钟信号相位相反。

2.如权利要求1所述的移位寄存器，其特征在于，所述输入模块具体包括：第一晶体管；其中，

所述第一晶体管，其栅极与所述第一时钟信号相连，其源极与所述输入信号端相连，其漏极与所述第一节点相连。

3.如权利要求1所述的移位寄存器，其特征在于，所述驱动模块具体包括：第二晶体管和第一电容；其中，

所述第二晶体管，其栅极与所述第一节点相连，其源极与所述第二时钟信号相连；其漏极与所述第二节点相连；

所述第一电容连接于所述第二晶体管的栅极与所述第二晶体管的漏极之间。

4.如权利要求1所述的移位寄存器，其特征在于，所述复位模块具体包括：第三晶体管，第四晶体管和第五晶体管；其中，

所述第三晶体管，其栅极与所述第一时钟信号相连，其源极与所述第二直流源相连，其漏极分别与所述第四晶体管的漏极和所述第五晶体管的栅极相连；

所述第四晶体管，其栅极与所述第一节点相连，其源极与所述第一时钟信号相连；

所述第五晶体管，其源极与所述第一直流源相连，其漏极与所述第二节点相连。

5.如权利要求4所述的移位寄存器，其特征在于，所述复位模块还包括：第二电容；其中，

所述第二电容连接于所述第五晶体管的栅极与所述第五晶体管的源极之间。

6.如权利要求1所述的移位寄存器，其特征在于，所述第二输出模块具体包括：第六晶体管、第七晶体管、第八晶体管和第三电容；其中，

所述第六晶体管，其栅极与所述第二节点相连，其源极与所述第二直流源相连，其漏极与所述第七晶体管的漏极和所述第八晶体管的栅极相连；

所述第七晶体管，其栅极与所述第一时钟信号相连，其源极与所述第一直流源相连；

所述第八晶体管，其源极与所述第二直流源相连，其漏极与所述输出信号端相连；

所述第三电容连接于所述第八晶体管的栅极与所述第八晶体管的漏极之间。

7.如权利要求1所述的移位寄存器，其特征在于，所述第二输出模块具体包括：第九晶体管和第四电容；其中，

所述第九晶体管，其栅极与所述第二节点相连，其源极与所述低电位直流源相连，其漏极与所述输出信号端相连；

所述第四电容连接于所述第九晶体管的栅极与所述第九晶体管的漏极之间。

8.如权利要求1所述的移位寄存器，其特征在于，所述第一输出模块具体包括：第十晶体管、第十一晶体管和第十二晶体管；其中，

所述第十晶体管，其栅极与所述第二节点相连，其源极与所述第一直流源相连，其漏极分别与所述第十一晶体管的漏极和所述第十二晶体管的栅极相连；

所述第十一晶体管，其栅极与所述第一时钟信号相连，其源极与所述第二直流源相连；

所述第十二晶体管，其源极与所述第一直流源相连，其漏极与所述输出信号端相连。

9.如权利要求8所述的移位寄存器，其特征在于，所述第一输出模块还包括：第五电容；其中，

所述第五电容连接于所述第十二晶体管的栅极与所述第十二晶体管的源极之间。

10.如权利要求1所述的移位寄存器，其特征在于，所述第一输出模块具体包括：第十三晶体管和第六电容，其中，

所述第十三晶体管，其栅极与所述第二节点相连接，其源极与所述高电位直流源相连，其漏极与所述输出信号端相连；

所述第六电容连接于所述第十三晶体管的栅极与所述第十三晶体管的漏极之间。

11.如权利要求2-9任一项所述的移位寄存器，其特征在于：

所有的晶体管均为P型晶体管，且所述第一直流源为高电位直流源，所述第二直流源为低电位直流源；或

所有的晶体管均为N型晶体管，且所述第一直流源为低电位直流源，所述第二直流源为高电位直流源。

12.如权利要求10所述的移位寄存器，其特征在于：

所述第十三晶体管为N型晶体管，且所述第一直流源为高电位直流源，所述第二直流源为低电位直流源；或

所述第十三晶体管为P型晶体管，且所述第一直流源为低电位直流源，所述第二直流源为高电位直流源。

13.一种栅极驱动电路，其特征在于，包括串联的多个如权利要求1-12任一项所述的移位寄存器；其中，

第一级移位寄存器的输入信号端连接起始信号端，除第一级移位寄存器之外，其余各级移位寄存器的输入信号端连接上一级移位寄存器的输出信号端。

14.一种显示装置，其特征在于，包括如权利要求13所述的栅极驱动电路。