CN104821277A - 晶体管的形成方法 - Google Patents

Abstract

一种晶体管的形成方法，包括：提供衬底，衬底表面具有伪栅极结构，伪栅极结构两侧的衬底内具有源区和漏区，源区和漏区表面具有半导体层，衬底、半导体层、伪栅极结构的侧壁表面具有第一介质层，第一介质层暴露出伪栅极层的顶部表面；去除伪栅极层，在第一介质层内形成第一开口；在第一开口的侧壁和底部表面形成栅介质层；在栅介质层表面形成填充满第一开口的牺牲层；之后，在第一介质层内形成暴露出半导体层的第一通孔；采用自对准硅化工艺在第一通孔底部的半导体层表面形成电接触层；之后，去除牺牲层直至暴露出栅介质层，在第一介质层内形成第二开口；在第二开口内形成栅极层；在电接触层表面形成导电插塞。所形成的晶体管性能改善。

Description

晶体管的形成方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种晶体管的形成方法。

背景技术

随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS（Metal Oxide Semiconductor，金属-氧化物-半导体）器件的尺寸不断地缩小，以此满足集成电路发展的小型化和集成化的要求。在MOS晶体管器件的尺寸持续缩小的过程中，现有工艺以氧化硅或氮氧化硅作为栅介质层的工艺受到了挑战。以氧化硅或氮氧化硅作为栅介质层所形成的晶体管出现了一些问题，包括漏电流增加以及杂质的扩散，从而影响晶体管的阈值电压，进而影响半导体器件的性能。

为解决以上问题，以高K栅介质层和金属栅构成的晶体管被提出，即高K金属栅（HKMG，High K Metal Gate）晶体管。所述高K金属栅晶体管采用高K（介电常数）材料代替常用的氧化硅或氮氧化硅栅介质材料，能够在缩小晶体管尺寸的同时，减小漏电流的产生，并提高晶体管的性能。

具体地，请参考图1，图1是一种高K金属栅晶体管的剖面结构示意图，包括：位于衬底100表面的介质层105和栅极结构110，所述栅极结构110的顶部表面与所述介质层105的表面齐平，所述栅极结构110包括：位于衬底100表面的高K栅介质层101，位于高K栅介质层101表面的金属栅103，位于高K栅介质层101和金属栅103两侧的衬底100表面的侧墙104；位于所述栅极结构两侧的衬底100内的源区106a和漏区106b，所述源区106a和漏区106b表面具有半导体覆盖层107。

然而，现有技术所形成的高K金属栅晶体管性能不稳定。

发明内容

本发明解决的问题是提供一种晶体管的形成方法，所形成的晶体管性能提高。

为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供衬底，所述衬底表面具有伪栅极结构，所述伪栅极结构包括伪栅极层，所述伪栅极结构两侧的衬底内具有源区和漏区，所述源区和漏区表面具有半导体层，所述衬底和半导体层表面、以及伪栅极结构的侧壁表面具有第一介质层，所述第一介质层暴露出伪栅极层的顶部表面；去除所述伪栅极层，在第一介质层内形成第一开口；在所述第一开口的侧壁和底部表面形成栅介质层；在所述栅介质层表面形成填充满第一开口的牺牲层；在形成所述牺牲层之后，在所述第一介质层内形成暴露出半导体层的第一通孔；采用自对准硅化工艺在所述第一通孔底部的半导体层表面形成电接触层；在形成电接触层之后，去除所述牺牲层直至暴露出栅介质层，在第一介质层内形成第二开口；在第二开口内形成栅极层；在所述电接触层表面形成导电插塞。

可选的，所述牺牲层和栅介质层的形成工艺包括：在第一介质层表面和第一开口的侧壁和底部表面形成栅介质膜；在所述栅介质膜表面形成填充满第一开口的牺牲膜；采用平坦化工艺去除第一介质层表面的牺牲膜和栅介质膜，以形成牺牲层和栅介质层。

可选的，所述栅介质膜的材料为高K介质材料，所述高K介质材料包括：La₂O₃、Al₂O₃、BaZrO₃、HfZrO₄、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO₃、Si₃N₄，所述栅介质膜的厚度为

可选的，所述栅介质膜的形成工艺包括：采用沉积工艺在第一介质层表面和开口的侧壁和底部表面形成高K介质膜；对所述高K介质膜进行退火工艺。

可选的，所述沉积工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述退火工艺为快速热退火、尖峰退火或激光退火，退火温度为600℃～1050℃。

可选的，所述第一介质层的形成工艺包括：在衬底、半导体层和伪栅极结构表面沉积介质膜；平坦化所述介质膜直至暴露出伪栅极层为止。

可选的，在沉积介质膜之前，在所述衬底、半导体层和伪栅极结构沉积停止膜；在平坦化所述介质膜之后，去除伪栅极层顶部表面的停止膜，形成停止层。

可选的，所述停止膜的材料为Si₃N₄或SiON；所述停止膜的沉积工艺为化学气相沉积工艺或原子层沉积工艺；当所形成的晶体管为PMOS晶体管时，所述停止膜向衬底提供压应力；当所形成的晶体管为NMOS晶体管时，所述停止膜向衬底提供拉应力。

可选的，所述介质膜的形成工艺为高密度等离子沉积工艺、高深宽比等离子体沉积工艺或流体化学气相沉积工艺，所述介质膜的厚度为

可选的，还包括：在形成牺牲层之前，在栅介质层表面形成覆盖层，所述覆盖层的材料为La₂O3、AL₂O₃、Ga₂O₃、In₂O₃、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、Ti_xN_1-x，所述覆盖层的厚度为所述覆盖层的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

可选的，所述栅极结构还包括：位于伪栅极层和衬底之间的伪栅介质层。

可选的，在去除伪栅极层之后，去除伪栅介质层，所述第一开口底部暴露出衬底表面；在形成栅介质层之前，在第一开口的侧壁和底部表面形成结合层，所述结合层的材料为SiO₂或SiON，所述结合层的形成工艺包括热氧化工艺、氮氧化工艺或化学氧化工艺，所述结合层的厚度为

可选的，所述栅极结构还包括：位于伪栅极层侧壁表面和伪栅极层两侧衬底表面的侧墙，所述侧墙的材料为Si₃N₄、SiON、SiOBN或SiOCN，所述侧墙的形成工艺包括原子层沉积工艺或化学气相沉积工艺，所述侧墙的厚度为

可选的，所述伪栅极层的材料为非晶硅或多晶硅，所述伪栅极层的厚度为

可选的，还包括：位于源区和漏区内的应力层，所述半导体层形成于应力层表面，所述应力层的材料为SiC或SiGe。

可选的，所述半导体层的形成工艺为选择性外延沉积工艺；当半导体层在形成源区和漏区之前形成，所述半导体层的厚度为当半导体层在形成源区和漏区之后形成，所述半导体层的厚度为

可选的，所述自对准硅化工艺包括：在第一介质层表面和第一通孔的侧壁和底部表面形成金属层，所述金属层的材料为镍、钴或钛，所述金属层的形成工艺为化学气相沉积工艺或物理气相沉积工艺；采用退火工艺使金属层的原子向半导体层内扩散，在半导体层表面形成电接触层；在退火工艺之后，去除剩余金属层。

可选的，所述导电插塞的形成工艺包括：在去除所述牺牲层之前，在第一通孔内形成第一子插塞；在形成第一子插塞之后，去除所述牺牲层并形成栅极层；在形成栅极层之后，在第一介质层、第一子插塞和栅极层表面形成第二介质层；在所述第二介质层内形成暴露出第一子插塞的第二通孔；在所述第二通孔内形成第二子插塞，所述第二子插塞和第一子插塞形成导电插塞。

可选的，所述导电插塞的形成工艺包括：在去除所述牺牲层之前，在第一通孔内形成第三介质层；在形成第三介质层之后，去除所述牺牲层并形成栅极层；在形成栅极层之后，在第一介质层、第三介质层和栅极层表面形成第四介质层；刻蚀所述第四介质层、第三介质层和第一介质层，形成暴露出电接触层的第三通孔；在所述第三通孔内形成导电插塞。

可选的，所述第三介质层和第四介质层的材料为氧化硅，形成工艺包括等离子体增强化学气相沉积工艺、高密度等离子沉积工艺、高深宽比等离子体沉积工艺或流体化学气相沉积，第三介质层的厚度为第四介质层厚度为

与现有技术相比，本发明的技术方案具有以下优点：

本发明的形成方法中，在去除伪栅极层所形成的第一开口侧壁和底部表面形成栅介质层之后，在栅介质层表面形成填充满第一开口的牺牲层，所述牺牲层能够为后续形成的栅极层占据空间。在形成牺牲层之后，以自对准硅化工艺在半导体层表面形成电接触层，在形成电接触层之后，再去除牺牲层并于栅介质层表面形成栅极层，所述电接触层能够降低导电插塞与源区或漏区之间的接触电阻。由于所述栅极层在形成电接触层之后形成，因此所述自对准硅化工艺不会损害栅极层，从而保证了栅极层的形貌和性能稳定，避免栅极层的材料向衬底内扩散。其次，在形成电接触层之前形成栅介质层，则形成所栅介质层的高温工艺不会对电接触层的性能造成影响，能够使电接触层和栅介质层性能均得到保证。因此，所形成的晶体管性能和稳定性改善。

进一步，在形成牺牲层之前形成栅介质层，所述栅介质层的形成工艺包括：在第一开口内沉积栅介质膜；在沉积工艺之后，平坦化介质层表面的栅介质膜形成。其中，所述栅介质膜的形成工艺包括对所沉积的高K介质膜进行退火工艺，且退火温度为600℃～1050℃。由于所述退火温度较高，因此，在进行后续的自对准硅化工艺之前形成所述栅介质层，能够避免形成栅介质层的退火工艺对电接触层的性能造成损害，从而保证了晶体管性能良好。

附图说明

图1是一种高K金属栅晶体管的剖面结构示意图；

图2至图12是本发明实施例的晶体管形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，现有技术所形成的高K金属栅晶体管性能不稳定。

经过研究发现，请继续参考图1，现有形成高K金属栅晶体管的工艺为后栅工艺（Gate Last），在以后栅工艺形成金属栅之后，需要以自对准硅化工艺在半导体覆盖层107表面形成金属硅化物层，所述金属硅化物层作为电互连结构与源区106a或漏区106b之间的电接触层，所述金属硅化物层能够降低源区106a或漏区106b与电互连结构之间的接触电阻。

然而，由于在对准硅化工艺中，具有温度较高的退火工艺，而所述退火工艺会危害已形成的金属栅103，容易造成金属栅103的材料向衬底100内扩散，造成晶体管性能不佳。具体的，所述自对准硅化工艺包括：刻蚀介质层105，在介质层105内形成暴露出半导体覆盖层107的通孔；在所述介质层105、金属栅103和通孔的侧壁和底部表面沉积金属层；进行热退火工艺，使金属层的金属原子扩散入通孔底部的半导体覆盖层107内，在所述半导体覆盖层107表面形成金属硅化物层；在退火工艺之后，去除剩余的金属层。

其中，所述退火工艺的温度较高，往往为700℃～800℃，而所述金属栅103的材料常采用铝，而铝的熔点较低，当温度大于400℃时，铝即容易发生扩散，因此在所述退火工艺中，形成金属栅103的铝材料容易扩散到栅极结构110底部的衬底100内的沟道区。进入衬底100内的铝会破坏沟道区的晶格，容易造成沟槽产生漏电流，则晶体管的性能和稳定性变差。而且，进入衬底100内的铝还会导致晶体管的阈值电压发生变化，使晶体管的性能与技术需求不相符。

为了解决上述问题，经过进一步研究，本发明提出一种晶体管的形成方法。其中，在去除伪栅极层所形成的第一开口侧壁和底部表面形成栅介质层之后，在栅介质层表面形成填充满第一开口的牺牲层，所述牺牲层能够为后续形成的栅极层占据空间。在形成牺牲层之后，以自对准硅化工艺在半导体层表面形成电接触层，在形成电接触层之后，再去除牺牲层并于栅介质层表面形成栅极层，所述电接触层能够降低导电插塞与源区或漏区之间的接触电阻。由于所述栅极层在形成电接触层之后形成，因此所述自对准硅化工艺不会损害栅极层，从而保证了栅极层的形貌和性能稳定，避免栅极层的材料向衬底内扩散。其次，在形成电接触层之前形成栅介质层，则形成所栅介质层的高温工艺不会对电接触层的性能造成影响，能够使电接触层和栅介质层性能均得到保证。因此，所形成的晶体管性能和稳定性改善。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图12是本发明实施例的晶体管形成过程的剖面结构示意图。

请参考图2，提供衬底200，所述衬底200表面具有伪栅极结构201，所述伪栅极结构201包括伪栅极层211，所述伪栅极结构201两侧的衬底200内具有源区和漏区（未示出），所述源区和漏区表面具有半导体层202，所述衬底200和半导体层202表面、以及伪栅极结构201的侧壁表面具有第一介质层203，所述第一介质层203暴露出伪栅极层211的顶部表面。

所述衬底200表面用于形成高K金属栅晶体管，所述高K金属栅晶体管采用后栅工艺形成，因此，所述衬底200表面首先需要形成替代所述高K金属栅极结构的伪栅极结构201。

所述衬底200具有第一区域I和第二区域II，而且所述第一区域I和第二区域II用于形成不同功能或类型的晶体管。在本实施例中，所述第一区域I用于形成PMOS晶体管，所述第二区域II用于形成NMOS晶体管。在其他实施例中，所述第一区域I用于形成核心器件，所述第二区域202用于形成输入输出器件。

在本实施例中，所述衬底200为平面基底，所述伪栅极结构201位于所述平面基底表面。所述平面基底即体衬底，所述体衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI）衬底、绝缘体上锗（GOI）衬底、玻璃衬底或III-V族化合物衬底（例如氮化硅或砷化镓等）。

在另一实施例中，所述衬底包括：基底、位于基底表面的鳍部、以及位于基底表面且覆盖鳍部部分侧壁的绝缘层；所述伪栅极结构横跨于所述鳍部表面、且覆盖所述鳍部的顶部和部分侧壁，所述为栅极结构通过所述绝缘层与基底相互隔离。

在一实施例中，所述基底和鳍部为体衬底的一部分，所述鳍部通过刻蚀体衬底形成，而未被刻蚀的体衬底形成基底。在另一实施例中，所述基底为体衬底，所述鳍部的形成工艺包括：采用选择性外延沉积工艺在体衬底表面形成半导体层；刻蚀所述半导体层直至暴露出体衬底为止，形成鳍部。

所述伪栅极结构201为后续形成的栅介质层和栅极层占据空间。本实施例中，所述伪栅极结构201还包括位于伪栅极层211和衬底200之间的伪栅介质层210。所述伪栅介质层210的材料为氧化硅，所述伪栅极层211的材料为非晶硅或多晶硅，所述伪栅极层211的厚度为

本实施例中，所述伪栅极结构201的形成工艺包括：在衬底200表面形成伪栅介质膜；在所述伪栅介质膜表面沉积伪栅极膜；在所述伪栅极膜表面形成图形化的光刻胶层，所述光刻胶层定义了伪栅介质层230和伪栅极层231的对应位置；以所述光刻胶层为掩膜刻蚀所述伪栅极膜和伪栅介质膜，直至暴露出衬底200表面为止。

其中，所述伪栅极膜的厚度为形成工艺为化学气相沉积工艺或物理气相沉积工艺，为了形成晶态多晶硅，还能够在沉积工艺之后，对伪栅极膜进行热处理，使非晶硅转化为多晶硅。

所述伪栅介质层210能够在后续去除伪栅极层211时，保护衬底200表面免受损伤。本实施例中，形成所述伪栅介质膜的工艺为热氧化工艺，所形成的伪栅介质层210能够更好地使伪栅极层211与衬底200相结合。然而，采用热氧化工艺形成的伪栅介质层210的等效氧化层厚度（EOT，EquivalentOxide Thickness）较高，不利于半导体器件的尺寸缩小；而且，当后续去除伪栅极层231时，不可避免地会损伤部分伪栅介质层210，使伪栅介质层210的尺寸难以精确控制。因此，在后续去除伪栅极层211之后，还需要去除所述伪栅介质层210。

此外，所述栅极结构201还包括：位于伪栅极层211侧壁表面和伪栅极层211两侧衬底200表面的侧墙212，所述侧墙212的材料为Si₃N₄、SiON、SiOBN或SiOCN中的一种或多种组合。

所述侧墙212定义了形成于伪栅极结构201两侧的衬底200内的源区和漏区位置。所述侧墙212的形成工艺包括：在衬底200、伪栅介质层210和伪栅极层211表面沉积侧墙膜；回刻蚀所述侧墙膜，直至暴露出伪栅极层211顶部表面、以及衬底200表面为止。其中，所述侧墙膜的形成工艺为原子层沉积工艺或化学气相沉积工艺，所述侧墙膜的厚度为即所形成的侧墙212厚度为

在形成侧墙212之后，采用离子注入工艺在伪栅极结构201两侧的衬底200内形成源区和漏区。在形成源区和漏区之后，在去除伪栅极层211和伪栅介质层210，并以高K栅介质层和金属栅极层替代，所述晶体管的形成工艺即后栅工艺，即在形成源区和漏区之后，形成栅极层。

在本实施例中，所述源区和漏区内形成有应力层204，所述应力层204能够向沟道区提供应力，以此增强沟道区的载流子迁移率，从而提高晶体管的性能。在第一区域I的衬底200内，所述应力层204的材料为SiGe，在第二区域II的衬底200内，所述应力层204的材料为SiC。

所述应力层204的形成工艺包括：刻蚀伪栅极结构201两侧的衬底，在所述伪栅极结构201两侧的衬底内形成沟槽；采用选择性外延沉积工艺在所述沟槽内形成应力层。

其中，由于第一区域I需要形成PMOS晶体管，而PMOS晶体管的载流子为空穴，而空穴的迁移能力较低，因此，第一区域I的应力层204侧壁具有顶角，且所述顶角向伪栅极结构201底部的衬底200内延伸，即第一区域I的应力层204侧壁相对于衬底200表面呈“Σ”形。在第一区域I形成所述沟槽的工艺包括：采用各向异性的干法刻蚀工艺刻蚀衬底，以形成沟槽；采用各向异性的湿法刻蚀工艺刻蚀所述沟槽的侧壁，使沟槽侧壁向伪栅极结构201底部延伸。

所述第二区域II形成NMOS晶体管，NMOS晶体管的载流子为电子，而电子的迁移能力较高，第二区域II的应力层204侧壁相对于衬底200表面垂直。在第二区域II形成所述沟槽的工艺为各向异性的干法刻蚀工艺，所述沟槽的形成工艺简单。

本实施例中，所述半导体层202形成于应力层204表面，所述半导体层202的形成工艺为选择性外延沉积工艺。由于所述应力层204和半导体层202均由选择性外延沉积工艺形成，在采用选择性外延沉积工艺形成应力层204之后，继续以选择性外延沉积工艺形成半导体层202。

由于应力层204需要作为源区或漏区，因此需要在所述应力层204内存在P型离子或N型离子，而所述P型离子或N型离子能够在选择性外延沉积工艺形成应力层204的过程中，以原位掺杂工艺进行掺杂；或者，在形成应力层204之后，以离子注入工艺形成。

在一实施例中，在形成应力层204和半导体层202之后，以离子注入工艺形成源区和漏区，为了避免所述半导体层202在离子注入工艺中发生损耗，所述半导体层的厚度较厚，为在另一实施例中，在形成半导体层202之前，以离子注入工艺或原位掺杂工艺形成源区和漏区，则所述半导体层202的厚度较薄为

所述第一介质层203的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料或超低K介质材料中的一种或多种，所述第一介质层203的厚度为所述第一介质层203的形成工艺包括：在衬底200、半导体层202和伪栅极结构201表面沉积介质膜；平坦化所述介质膜直至暴露出伪栅极层211为止。

其中，所述介质膜的形成工艺为沉积工艺。随着半导体器件的尺寸缩小、器件密度提高，相邻伪栅极结构201之间的距离也相应缩小，而伪栅极结构的高度不会发生较大变化，导致相邻伪栅极结构201之间沟槽的深宽比变大，为了使所述介质膜在填充于伪栅极结构201之间时，致密且不具有空隙，所述介质膜的形成工艺为高密度等离子（HDP，High Density Process）沉积工艺、高深宽比等离子体沉积（HARP，High Aspect Ratio Process）工艺或流体化学气相沉积（FCVD）工艺。

本实施例中，在沉积介质膜之前，还在所述衬底200、半导体层202和伪栅极结构201沉积停止膜；在平坦化所述介质膜之后，去除伪栅极层顶部表面的停止膜，形成停止层205。所述停止层205能够在后续于的半导体层202表面形成通孔时，作为刻蚀停止层，以此避免半导体层202表面在刻蚀工艺中受到损伤。

所述停止层205的材料为Si₃N₄或SiON，由于所述停止层205作为刻蚀停止层，所述停止层205的材料与第一介质层203不同，使停止层205与第一介质层203之间具有刻蚀选择性。

所述停止膜的沉积工艺为化学气相沉积工艺或原子层沉积工艺。所形成的停止膜除了形成刻蚀停止层以外，还能够向衬底200提供应力。具体的，当所形成的晶体管为PMOS晶体管时，所述停止膜向衬底提供压应力；当所形成的晶体管为NMOS晶体管时，所述停止膜向衬底提供拉应力。

请参考图3，去除所述伪栅极层211（如图2所示），在第一介质层203内形成第一开口206。

所述第一开口206用于形成晶体管的栅介质层和栅极层。去除所述伪栅极层211的工艺为干法刻蚀工艺或湿法刻蚀工艺。由于所述伪栅极层211和衬底200之间具有伪栅介质层210进行隔离，在去除所述伪栅极层210时，对衬底200表面的损伤较小。

在一实施例中，去除伪栅极层211的工艺为湿法刻蚀工艺，刻蚀液为四甲基氢氧化氨(TMAH)溶液，所述四甲基氢氧化氨溶液的体积比浓度为10%～30%。此外，所述刻蚀液还能够为KOH。

在另一实施例中，去除伪栅极层211的工艺为干法刻蚀工艺，刻蚀气体为HBr、Cl₂和O₂的混合气体，其中，HBr的流速为10sccm～1000sccm，Cl₂的流速为10sccm～1000sccm，O₂的流速为10sccm～500sccm。

在本实施例中，采用干法刻蚀和湿法刻蚀相结合的方式去除伪栅极层211，即首先以干法刻蚀工艺去除伪栅极层211厚度的70%～80%，再以湿法刻蚀工艺去除剩余的伪栅极层211。

此外，由于伪栅介质层210以热氧化工艺形成，导致伪栅介质层的等效氧化层厚度较高，无法满足高K金属栅晶体管的技术需求，因此，本实施例中，在去除伪栅极层211之后，去除所述伪栅介质层210，所述第一开口206底部暴露出衬底200表面。由于所述伪栅介质层210的材料为氧化硅，去除所述伪栅介质层210的工艺对衬底200表面损伤较小。

在一实施例中，去除伪栅介质层210的工艺为湿法刻蚀工艺，刻蚀液为氢氟酸溶液、或由氟化铵稀释的氢氟酸溶液。

在另一实施例中，去除伪栅介质层210的工艺为干法刻蚀工艺，刻蚀气体为CF₄、CHF₃、C₂F₆中的一种或多种，载气为He，压强为20mTorr～200mTorr，刻蚀气体的流速为50sccm～1000sccm，载气的流速为50sccm～1000sccm。

在本实施例中，采用干法刻蚀和湿法刻蚀相结合的方式去除伪栅介质层210，即首先以干法刻蚀工艺去除伪栅极层211厚度的70%～80%，再以湿法刻蚀工艺去除剩余的伪栅极层211。

请参考图4，在所述第一开口206的侧壁和底部表面形成栅介质层207；在所述栅介质层207表面形成填充满第一开口的牺牲层208。

所述牺牲层208和栅介质层207的形成工艺包括：在第一介质层203表面和第一开口206的侧壁和底部表面形成栅介质膜；在所述栅介质膜表面形成填充满第一开口206的牺牲膜；采用平坦化工艺去除第一介质层203表面的牺牲膜和栅介质膜，以形成牺牲层208和栅介质层207。

其中，所述栅介质膜的材料为高K介质材料，所述高K介质材料包括：La₂O₃、Al₂O₃、BaZrO₃、HfZrO₄、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO₃、Si₃N₄，所述栅介质膜的厚度为所述栅介质膜的形成工艺包括：采用沉积工艺在第一介质层203表面和开口206的侧壁和底部表面形成高K介质膜；对所述高K介质膜进行退火工艺。其中，所述沉积工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述退火工艺为快速热退火、尖峰退火或激光退火，退火温度为600℃～1050℃。

由于所述栅介质膜的材料为高K介质材料，在形成所述栅介质膜的过程中，需要进行温度较高的退火工艺，所述温度较高的退火工艺会对后续以自对准硅化工艺形成的电接触层性能造成影响，因此，需要在形成电接触层之前，形成所述栅介质膜。

形成于栅介质层207表面的牺牲层208能够为后续形成的栅极层占据空间，从而避免在形成电接触层之前形成栅极层，以此避免在后续的自对准硅化工艺中，栅极层的金属材料向衬底200内扩散的问题，避免晶体管产生漏电流，使晶体管性能改善。

所述牺牲层208的材料需要选取易于填充及易于去除的材料，例如无定形碳或光刻胶。所述牺牲层208的材料还需要不同于栅介质层207、停止层205或第一介质层203，使牺牲层208与栅介质层207、停止层205或第一介质层203之间具有刻蚀选择性。所述牺牲膜的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

此外，所述平坦化牺牲膜和栅介质膜的工艺为化学机械抛光工艺（CMP）或回刻蚀工艺。

在一实施例中，在形成牺牲层208之前，在栅介质层207表面形成覆盖层（未示出），所述覆盖层用于阻止后续形成的栅极层的材料向栅介质层207或衬底200内扩散。所述覆盖层的材料为La₂O₃、AL₂O₃、Ga₂O₃、In₂O₃、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、Ti_xN_1-x，所述覆盖层的厚度为所述覆盖层的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

在形成栅介质层207之前，在第一开口206的侧壁和底部表面形成结合层（未示出），所述结合层的材料为SiO₂或SiON，所述结合层的形成工艺包括热氧化工艺、氮氧化工艺或化学氧化工艺，所述结合层的厚度为所述结合层用于增强以高K介质材料形成的栅介质层207与衬底200之间的结合能力。

请参考图5，在形成所述牺牲层208之后，在所述第一介质层203内形成暴露出半导体层202的第一通孔220。

所述第一通孔220底部暴露出半导体层202表面，从而能够在所述第一通孔220底部的半导体层202表面形成电接触层。

所述第一通孔220的形成工艺包括：在第一介质层203和牺牲层208表面形成掩膜层，所述掩膜层暴露出与半导体层202位置对应的第一介质层203表面；以所述掩膜层为掩膜层，采用各向异性的干法刻蚀工艺刻蚀所述第一介质层203，直至暴露出停止层205表面为止，形成第一通孔；采用干法刻蚀工艺或湿法刻蚀工艺刻蚀第一通孔底部的停止层205，直至暴露出半导体层202表面为止。

所述各向异性的干法刻蚀工艺以垂直于衬底200表面的方向对第一介质层203进行刻蚀，所形成的第一通孔220的侧壁垂直于第一介质层203表面。本实施例中，第一介质层203的材料为氧化硅，刻蚀气体为CF₄、CHF₃、C₂F₆中的一种或多种，载气为He，压强为20mTorr～200mTorr，刻蚀气体的流速为50sccm～1000sccm，载气的流速为50sccm～1000sccm。

请参考图6，采用自对准硅化工艺在所述第一通孔220底部的半导体层202表面形成电接触层221。

所述电接触层221的材料为金属硅化物，所述电接触层221能够降低后续形成的导电插塞与源区或漏区之间的接触电阻，以此提高晶体管的性能。

所述自对准硅化工艺（Self-aligned Silicide）包括：在第一介质层203表面和第一通孔220的侧壁和底部表面形成金属层；采用退火工艺使金属层的原子向半导体层202内扩散，在半导体层202表面形成电接触层221；在退火工艺之后，去除剩余金属层。

其中，所述金属层的材料为镍、钴或钛，所述金属层的形成工艺为化学气相沉积工艺或物理气相沉积工艺。所述退火工艺为快速热退火、尖峰退火或激光退火，退火温度为700℃～800℃。由于所述退火温度较高，而后续所形成的栅极层材料通常为铝或铜，而铝或铜的熔点较低。以铝为例，当温度高于400℃之后，所述铝就会发生扩散，一旦铝扩散入衬底200内，即容易使沟道区产生漏电流，造成晶体管性能变差。因此，本实施例中，在形成栅极层之前，形成所述电接触层221，避免自对准硅化工艺对栅极层造成损害。

在一实施例中，在图6的基础上，请参考图7，在形成电接触层221之后，在第一通孔220内形成第一子插塞222。

所述第一子插塞222作为形成于源区和漏区上的导电插塞的一部分。所述第一子插塞222的材料为铜、钨或铝，所述第一子插塞222的形成工艺包括：在第一介质层203和牺牲层208表面、以及第一通孔220内沉积第一导电膜；平坦化所述第一导电膜，直至暴露出第一介质层203

其中，所述第一导电膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺；所述平坦化工艺为化学机械抛光或回刻蚀工艺，所述回刻蚀工艺能够为干法刻蚀工艺或湿法刻蚀工艺。由于所述第一通孔220的深度与第一介质层203的厚度一致，所述第一通孔220的深度较浅，则形成于第一通孔220内的第一导电膜质量较好，有利于避免第一通孔220内的第一导电膜内部产生空隙。

在一实施例中，在形成所述导电膜之前，在第一介质层203和牺牲层208表面、以及第一通孔220的侧壁和底部表面沉积阻挡层，所述阻挡层的材料为钛、氮化钛、钽、氮化钛中的一种或多种组合，所述阻挡层用于定义平坦化工艺的停止位置，当平坦化工艺暴露出所述阻挡层之后，继续平坦化所述阻挡层，直至暴露出第一介质层203表面。

请参考图8，在形成第一子插塞222之后，去除所述牺牲层208（如图7所示）直至暴露出栅介质层207，在第一介质层203内形成第二开口（未示出）；在第二开口内形成栅极层223。

去除牺牲层208的工艺为干法刻蚀工艺或湿法刻蚀工艺。在本实施例中，所述牺牲层208的材料为无定形碳，去除所述牺牲层208的工艺为干法刻蚀工艺，刻蚀气体包括氧气，氧气能够与无定形碳反应生成一氧化碳气体或二氧化硅气体被排出。

在一实施例中，所述栅介质层207表面还形成有覆盖层，则在去除牺牲层208之后，暴露出所述覆盖层，在所述覆盖层表面形成栅极层。

所述栅极层223的材料为金属，本实施例中为铝，在其他实施例中还能够为铜或钨。所述栅极层223的形成工艺包括：在第一介质层203表面、以及第二开口的侧壁和底部表面沉积填充满第二开口的金属膜；采用平坦化工艺去除第一介质层203表面的金属膜，直至暴露出第一介质层203表面为止，形成栅极层223。其中，所述金属膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或电镀工艺，所述平坦化工艺为化学机械抛光工艺或回刻蚀工艺。

由于金属膜的熔点较低，形成金属膜的工艺温度较低，则形成所述栅极层223的工艺不会损害所述电接触层221的形貌或性能。

在一实施例中，在沉积金属膜之前，在第一介质层203表面、以及第二开口的侧壁和底部表面沉积功函数膜，在平坦化所述金属膜之后，平坦化第一介质层203表面的功函数膜，以形成功函数层，所述功函数层能够调节所形成的晶体管的阈值电压。而且，第一区域I（如图2所示）和第二区域II（如图2所示）所形成的功函数层材料不同。具体的，本实施例中，第一区域I用于形成PMOS晶体管，第一区域I的第二开口内所形成的功函数层的功函数值较高；第二区域II用于形成NMOS晶体管，第一区域II的第二开口内所形成的功函数层的功函数值较低。

请参考图9，在形成栅极层223之后，在第一介质层203、第一子插塞222和栅极层223表面形成第二介质层224；在所述第二介质层224内形成暴露出第一子插塞222的第二通孔（未示出）；在所述第二通孔内形成第二子插塞225，所述第二子插塞225和第一子插塞222形成导电插塞（未标示）。

所述第二介质层224用于保护栅极层223的顶部表面，并且所述第二介质层224内形成的第二子插塞225用于使第一子插塞222与外部电路电连接。所述第二介质层224的材料为氧化硅，形成工艺包括等离子体增强化学气相沉积工艺、高密度等离子沉积工艺、高深宽比等离子体沉积工艺或流体化学气相沉积，第二介质层224厚度为

形成所述第二通孔的工艺为各向异性的干法刻蚀工艺，刻蚀气体为CF₄、CHF₃、C₂F₆中的一种或多种，载气为He，压强为20mTorr～200mTorr，刻蚀气体的流速为50sccm～1000sccm，载气的流速为50sccm～1000sccm。

所述第二子插塞225作为导电插塞的一部分，所述第一子插塞222和第二子插塞225构成位于电接触层221表面导电插塞。所述第二子插塞225的材料为铜、钨或铝，所述第二子插塞225的形成工艺包括：在第二介质层224表面、以及第二通孔内沉积第二导电膜；平坦化所述第二导电膜，直至暴露出第二介质层224。

其中，所述第二导电膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺；所述平坦化工艺为化学机械抛光或回刻蚀工艺，所述回刻蚀工艺能够为干法刻蚀工艺或湿法刻蚀工艺。由于所述第二通孔的深度与第二介质层224的厚度一致，所述第二通孔的深度较浅，则形成于第二通孔内的导电膜质量较好，有利于避免第二通孔内的第二导电膜内部产生空隙。

在一实施例中，在形成所述第二导电膜之前，在第二介质层224表面、以及第二通孔220的侧壁和底部表面沉积阻挡层，所述阻挡层的材料为钛、氮化钛、钽、氮化钛中的一种或多种组合，所述阻挡层用于定义了平坦化工艺的停止位置，当平坦化工艺暴露出所述阻挡层之后，继续平坦化所述阻挡层，直至暴露出第二介质层224表面。

在另一实施例中，在图6的基础上，请参考图10，在形成电接触层221之后，在第一通孔220内形成第三介质层300。

所述第三介质层300的材料为氧化硅，形成工艺包括：采用沉积工艺在第一介质层203和牺牲层208表面、以及第一通孔220内形成第三介质膜；采用平坦化工艺去除牺牲层208和第一介质层203表面的第三介质膜，形成第三介质层300。

其中，所述沉积第三介质膜的工艺为等离子体增强化学气相沉积工艺、高密度等离子沉积工艺、高深宽比等离子体沉积工艺或流体化学气相沉积，第三介质层的厚度为所述平坦化工艺为化学机械抛光工艺或回刻蚀工艺，而且所述牺牲层208作为所述平坦化工艺的停止位置。

请参考图11，在形成第三介质层300之后，去除所述牺牲层208（如图10所示）直至暴露出栅介质层207，在第一介质层203内形成第二开口（未示出）；在第二开口内形成栅极层301。

去除牺牲层208的工艺为干法刻蚀工艺或湿法刻蚀工艺。在本实施例中，所述牺牲层208的材料为无定形碳，去除所述牺牲层208的工艺为干法刻蚀工艺，刻蚀气体包括氧气，氧气能够与无定形碳反应生成一氧化碳气体或二氧化硅气体被排出。

在一实施例中，所述栅介质层207表面还形成有覆盖层，则在去除牺牲层208之后，暴露出所述覆盖层，在所述覆盖层表面形成栅极层。

所述栅极层301的材料为金属，本实施例中为铝，在其他实施例中还能够为铜或钨。所述栅极层301的形成工艺包括：在第一介质层203和第三介质层300表面、以及第二开口的侧壁和底部表面沉积填充满第二开口的金属膜；采用平坦化工艺去除第一介质层203和第三介质层300表面的金属膜，直至暴露出第一介质层203和第三介质层300表面为止，形成栅极层301。其中，所述金属膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或电镀工艺，所述平坦化工艺为化学机械抛光工艺或回刻蚀工艺。

由于金属膜的熔点较低，形成金属膜的工艺温度较低，则形成所述栅极层223的工艺不会损害所述电接触层221的形貌或性能。

在一实施例中，在沉积金属膜之前，在第一介质层203和第三介质层300表面、以及第二开口的侧壁和底部表面沉积功函数膜，在平坦化所述金属膜之后，平坦化第一介质层203表面的功函数膜，以形成功函数层，所述功函数层能够调节所形成的晶体管的阈值电压。而且，第一区域I（如图2所示）和第二区域II（如图2所示）所形成的功函数层材料不同。具体的，本实施例中，第一区域I用于形成PMOS晶体管，第一区域I的第二开口内所形成的功函数层的功函数值较高；第二区域II用于形成NMOS晶体管，第一区域II的第二开口内所形成的功函数层的功函数值较低。

请参考图12，在形成栅极层301之后，在第一介质层203、第三介质层300和栅极层301表面形成第四介质层302；刻蚀所述第四介质层302、第三介质层300（如图11所示）和第一介质层203，形成暴露出电接触层221的第三通孔（未示出）；在所述第三通孔内形成导电插塞303。

所述第四介质层302用于保护栅极层301的顶部表面。所述第四介质层302的材料为氧化硅，形成工艺包括等离子体增强化学气相沉积工艺、高密度等离子沉积工艺、高深宽比等离子体沉积工艺或流体化学气相沉积，第四介质层302厚度为

形成所述第三通孔的工艺为各向异性的干法刻蚀工艺，刻蚀气体为CF₄、CHF₃、C₂F₆中的一种或多种，载气为He，压强为20mTorr～200mTorr，刻蚀气体的流速为50sccm～1000sccm，载气的流速为50sccm～1000sccm。

所述导电插塞303的材料为铜、钨或铝，所述导电插塞303的形成工艺包括：在第四介质层302表面、以及第三通孔内沉积导电膜；平坦化所述导电膜，直至暴露出第四介质层302为止。

其中，所述导电膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺，所述平坦化工艺为化学机械抛光或回刻蚀工艺，所述回刻蚀工艺能够为干法刻蚀工艺或湿法刻蚀工艺。

在一实施例中，在形成所述导电膜之前，在第四介质层302表面、以及第三通孔的侧壁和底部表面沉积阻挡层，所述阻挡层的材料为钛、氮化钛、钽、氮化钛中的一种或多种组合，所述阻挡层用于定义了平坦化工艺的停止位置，当平坦化工艺暴露出所述阻挡层之后，继续平坦化所述阻挡层，直至暴露出第四介质层302表面。

本实施例中，在去除伪栅极层所形成的第一开口侧壁和底部表面形成栅介质层之后，在栅介质层表面形成填充满第一开口的牺牲层，所述牺牲层能够为后续形成的栅极层占据空间。在形成牺牲层之后，以自对准硅化工艺在半导体层表面形成电接触层，在形成电接触层之后，再去除牺牲层并于栅介质层表面形成栅极层，所述电接触层能够降低导电插塞与源区或漏区之间的接触电阻。由于所述栅极层在形成电接触层之后形成，因此所述自对准硅化工艺不会损害栅极层，从而保证了栅极层的形貌和性能稳定，避免栅极层的材料向衬底内扩散。其次，在形成电接触层之前形成栅介质层，则形成所栅介质层的高温工艺不会对电接触层的性能造成影响，能够使电接触层和栅介质层性能均得到保证。因此，所形成的晶体管性能和稳定性改善。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种晶体管的形成方法，其特征在于，包括：

提供衬底，所述衬底表面具有伪栅极结构，所述伪栅极结构包括伪栅极层，所述伪栅极结构两侧的衬底内具有源区和漏区，所述源区和漏区表面具有半导体层，所述衬底和半导体层表面、以及伪栅极结构的侧壁表面具有第一介质层，所述第一介质层暴露出伪栅极层的顶部表面；

去除所述伪栅极层，在第一介质层内形成第一开口；

在所述第一开口的侧壁和底部表面形成栅介质层；

在所述栅介质层表面形成填充满第一开口的牺牲层；

在形成所述牺牲层之后，在所述第一介质层内形成暴露出半导体层的第一通孔；

采用自对准硅化工艺在所述第一通孔底部的半导体层表面形成电接触层；

在形成电接触层之后，去除所述牺牲层直至暴露出栅介质层，在第一介质层内形成第二开口；

在第二开口内形成栅极层；

在所述电接触层表面形成导电插塞。

2.如权利要求1所述的晶体管的形成方法，其特征在于，所述牺牲层和栅介质层的形成工艺包括：在第一介质层表面和第一开口的侧壁和底部表面形成栅介质膜；在所述栅介质膜表面形成填充满第一开口的牺牲膜；采用平坦化工艺去除第一介质层表面的牺牲膜和栅介质膜，以形成牺牲层和栅介质层。

3.如权利要求2所述的晶体管的形成方法，其特征在于，所述栅介质膜的材料为高K介质材料，所述高K介质材料包括：La₂O₃、Al₂O₃、BaZrO₃、HfZrO₄、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO₃、Si₃N₄，所述栅介质膜的厚度为

4.如权利要求3所述的晶体管的形成方法，其特征在于，所述栅介质膜的形成工艺包括：采用沉积工艺在第一介质层表面和开口的侧壁和底部表面形成高K介质膜；对所述高K介质膜进行退火工艺。

5.如权利要求4所述的晶体管的形成方法，其特征在于，所述沉积工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述退火工艺为快速热退火、尖峰退火或激光退火，退火温度为600℃～1050℃。

6.如权利要求1所述的晶体管的形成方法，其特征在于，所述第一介质层的形成工艺包括：在衬底、半导体层和伪栅极结构表面沉积介质膜；平坦化所述介质膜直至暴露出伪栅极层为止。

7.如权利要求6所述的晶体管的形成方法，其特征在于，在沉积介质膜之前，在所述衬底、半导体层和伪栅极结构沉积停止膜；在平坦化所述介质膜之后，去除伪栅极层顶部表面的停止膜，形成停止层。

8.如权利要求8所述的晶体管的形成方法，其特征在于，所述停止膜的材料为Si₃N₄或SiON；所述停止膜的沉积工艺为化学气相沉积工艺或原子层沉积工艺；当所形成的晶体管为PMOS晶体管时，所述停止膜向衬底提供压应力；当所形成的晶体管为NMOS晶体管时，所述停止膜向衬底提供拉应力。

9.如权利要求6所述的晶体管的形成方法，其特征在于，所述介质膜的形成工艺为高密度等离子沉积工艺、高深宽比等离子体沉积工艺或流体化学气相沉积工艺，所述介质膜的厚度为

10.如权利要求1所述的晶体管的形成方法，其特征在于，还包括：在形成牺牲层之前，在栅介质层表面形成覆盖层，所述覆盖层的材料为La₂O₃、AL₂O₃、Ga₂O₃、In₂O₃、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、Ti_xN_1-x，所述覆盖层的厚度为所述覆盖层的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

11.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅极结构还包括：位于伪栅极层和衬底之间的伪栅介质层。

12.如权利要求11所述的晶体管的形成方法，其特征在于，在去除伪栅极层之后，去除伪栅介质层，所述第一开口底部暴露出衬底表面；在形成栅介质层之前，在第一开口的侧壁和底部表面形成结合层，所述结合层的材料为SiO₂或SiON，所述结合层的形成工艺包括热氧化工艺、氮氧化工艺或化学氧化工艺，所述结合层的厚度为

13.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅极结构还包括：位于伪栅极层侧壁表面和伪栅极层两侧衬底表面的侧墙，所述侧墙的材料为Si₃N₄、SiON、SiOBN或SiOCN，所述侧墙的形成工艺包括原子层沉积工艺或化学气相沉积工艺，所述侧墙的厚度为

14.如权利要求1所述的晶体管的形成方法，其特征在于，所述伪栅极层的材料为非晶硅或多晶硅，所述伪栅极层的厚度为

15.如权利要求1所述的晶体管的形成方法，其特征在于，还包括：位于源区和漏区内的应力层，所述半导体层形成于应力层表面，所述应力层的材料为SiC或SiGe。

16.如权利要求15所述的晶体管的形成方法，其特征在于，所述半导体层的形成工艺为选择性外延沉积工艺；当半导体层在形成源区和漏区之前形成，所述半导体层的厚度为当半导体层在形成源区和漏区之后形成，所述半导体层的厚度为

17.如权利要求1所述的晶体管的形成方法，其特征在于，所述自对准硅化工艺包括：在第一介质层表面和第一通孔的侧壁和底部表面形成金属层，所述金属层的材料为镍、钴或钛，所述金属层的形成工艺为化学气相沉积工艺或物理气相沉积工艺；采用退火工艺使金属层的原子向半导体层内扩散，在半导体层表面形成电接触层；在退火工艺之后，去除剩余金属层。

18.如权利要求1所述的晶体管的形成方法，其特征在于，所述导电插塞的形成工艺包括：在去除所述牺牲层之前，在第一通孔内形成第一子插塞；在形成第一子插塞之后，去除所述牺牲层并形成栅极层；在形成栅极层之后，在第一介质层、第一子插塞和栅极层表面形成第二介质层；在所述第二介质层内形成暴露出第一子插塞的第二通孔；在所述第二通孔内形成第二子插塞，所述第二子插塞和第一子插塞形成导电插塞。

19.如权利要求1所述的晶体管的形成方法，其特征在于，所述导电插塞的形成工艺包括：在去除所述牺牲层之前，在第一通孔内形成第三介质层；在形成第三介质层之后，去除所述牺牲层并形成栅极层；在形成栅极层之后，在第一介质层、第三介质层和栅极层表面形成第四介质层；刻蚀所述第四介质层、第三介质层和第一介质层，形成暴露出电接触层的第三通孔；在所述第三通孔内形成导电插塞。

20.如权利要求19所述的晶体管的形成方法，其特征在于，所述第三介质层和第四介质层的材料为氧化硅，形成工艺包括等离子体增强化学气相沉积工艺、高密度等离子沉积工艺、高深宽比等离子体沉积工艺或流体化学气相沉积，第三介质层的厚度为第四介质层厚度为