CN104793417B - 一种tft阵列基板、显示面板及显示装置 - Google Patents

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Abstract

本发明公开了一种TFT阵列基板、显示面板及显示装置，通过将栅极驱动电路及其栅极驱动电路元件集成在显示区中，从而节省了现有技术中在非显示区即边框区域布置栅极驱动电路元件的空间，从而可以实现窄边框甚至无边框设计。

Description

一种TFT阵列基板、显示面板及显示装置
技术领域
本发明涉及液晶显示技术领域，尤其涉及一种TFT阵列基板、显示面板及显示装置。
背景技术
目前来说，为了实现显示产品的轻薄化，在显示面板的扫描驱动电路的设计上，一般会采用阵列基板行驱动(Gate Driver on Array，GOA)技术即将栅极开关电路集成在阵列基板上形成对显示面板的逐行扫描驱动，从而替代原先的单独的栅极驱动集成电路部分的设计。如图1所示，位于阵列基板上的非晶硅栅极驱动电路100(a-Si Shift Register，ASG，简称栅极驱动电路)一般设置在显示区101的一侧或者两侧，会占用显示面板的边框区域的较大面积，而目前显示产品的主流设计是要求尽量减少边框区域的面积。
如图2所示，图2为栅极驱动电路1000中各个部件布局的示意图。一般来说，栅极驱动电路1000包括ASG(a-Si Shift Register，移位寄存器)Bus(共通)走线111、ASG电容112及ASG TFT器件113，现有技术中，ASG电容112所包括两块电极板，通常采用的是栅极金属层112b和源/漏极金属层112a。但是由于栅极金属层112b或源漏极金属层112a一般是由不透光的材料制成，故这种不透光的ASG电容112会影响显示面板边框的透过率，在紫外光照射固化封框胶时，由于ASG电容区域不透光，从而使得封框胶固化不良。
由栅极驱动电路的元件基本都是布置在阵列基板上的非显示区，必定是占用较大的空间，从而使得实现窄边框或者无边框的设计理念变更较为困难。
发明内容
针对现有技术中存在的问题，本发明的目的是提供一种TFT阵列基板、显示面板及显示装置。
根据本发明的一个示范性的实施例，提供一种TFT阵列基板，包括：基板，所述基板包括显示区；
所述基板上设置有栅极金属层，位于所述栅极金属层上的半导体层，位于所述半导体层上的源漏极金属层和位于所述源漏极金属层上的公共电极层；
所述基板上还设置有覆盖所述公共电极层的像素电极层；
所述显示区包括多条形成于栅极金属层上的扫描线、多条形成于源漏极金属层上的数据线、多条所述扫描线与多条所述数据线交错定义出多个呈阵列布置的子像素；
多个所述子像素相互分离设置，并形成有留空区；
所述显示区还包括多个设置于所述留空区的栅极驱动电路元件；且所述公共电极层覆盖所述栅极驱动电路元件。
根据本发明的一个示范性的实施例，提供一种显示面板，包括上述的TFT阵列基板、彩膜基板及位于两者之间的显示介质层。
根据本发明的一个示范性的实施例，提供一种显示装置，包括上述的显示面板。
通过上述技术方案，本发明公开了一种TFT阵列基板、显示面板及显示装置，通过将栅极驱动电路及其栅极驱动电路元件集成在显示区中，从而节省了现有技术中在非显示区即边框区域布置栅极驱动电路元件的空间，从而可以实现窄边框甚至无边框设计。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中公开的一栅极驱动电路区示意图；
图2为现有技术中公开的又一栅极驱动电路区示意图；
图3为本发明实施例中公开的一种栅极驱动电路ASG示意图；
图4为图3中栅极驱动电路ASG的等效电路图；
图5为本发明实施例中公开的一种阵列基板示意图；
图6为本发明实施例中公开的一个像素单元P的放大示意图；
图7为图6中沿aa线方向的截面示意图；
图8为本发明实施例中公开的信号控制线的布置方式一示意图；
图9为本发明实施例中公开的信号控制线的布置方式又一示意图；
图10为图9中沿bb线方向的截面示意图；
图11为本发明实施例中公开的TFT的布置方式示意图；
图12为图11中沿cc线方向的截面示意图；
图13为本发明实施例中公开的二极管型的TFT的布置方式示意图；
图14为图11中沿dd线方向的截面示意图；
图15为本发明实施例中公开的一电容器布置方式示意图；
图16为图11中沿ee线方向的截面示意图；
图17为本发明实施例中公开的另一电容器布置方式示意图；
图18为本发明实施例中公开的又一电容器布置方式示意图；
图19为本发明实施例中公开的一电容器等效电路图；
图20为本发明实施例中公开的一种显示面板示意图；
图21为本发明实施例中公开的一种显示装置示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
附图中各器件的形状和大小不反映其真实比例，目的只是示意说明本发明内容。
如图3-图7所示，本发明公开了一种TFT阵列基板1，包括：一基板11，在基板11上包括显示区AA和非显示区；其中，
如图7(图7为图6中沿aa虚线的截面图)所示，基板11上设置有栅极金属层12、覆盖栅极金属层12的半导体层13、覆盖半导体层13的源漏极金属层14和覆盖所述源漏极金属层的公共电极层16；
另外，基板11上还设置覆盖所述公共电极层16的像素电极层17。
如图5-7所示，在显示区内设有多条形成于栅极金属层12上的扫描线、多条形成于源漏极金属层14上的数据线、多条扫描线与多条数据线交错定义出多个呈阵列布置的子像素；其中，多个子像素相互分离设置，并形成有留空区(如图5中的虚线方框所示)；
如图3-4所示，在显示区AA中还包括多个设置于留空区(如图5中的虚线方框所示)的栅极驱动电路ASG元件；另外，为了避免栅极驱动电路ASG工作时对阵列基板处于显示状态下的影响，需要设置公共电极层16将栅极驱动电路ASG元件覆盖，通过公共电极层16来屏蔽来自栅极驱动电路ASG元件上的干扰信号。
继续参考图7(图7为图6中沿aa虚线的截面图)所示，为了更好的屏蔽来自栅极驱动电路ASG元件上的干扰信号对阵列基板处于显示状态下的影响，需要在源漏极金属层14和公共电极层16之间设有第一非导电介质层15。一般来说，第一非导电介质层15可以是钝化层或有机膜层。对于钝化层的材料，一般为氮化硅或者氧化硅等等。另外，为了进一步的保证阵列基板在显示状态下的无干扰信号，对第一非导电介质层15的厚度是有一定要求的，至少厚度为0.8μm，且小于等于5μm，在此厚度范围内，厚度越大，对干扰信号的屏蔽效果越好。当然，从工艺的角度出发，较佳地，钝化层或有机膜层的厚度范围为2-3μm。在此厚度范围内，既可以保证对干扰信号屏蔽基本完全，同时膜层厚度合适，不会使得阵列基板的整体厚度过大，从而违背当前技术中对产品轻薄化的要求。
继续参考图7所示，栅极金属层12是被半导体层13所覆盖，故从薄膜晶体管TFT的类型来说，是一种底栅结构，即TFT的栅极是位于TFT的半导体之下。这种结构，当半导体层的材料为非晶硅(a-Si)半导体材料或氧化铟镓锌(IGZO)半导体材料，会使得TFT的工作性质表现优异，同时在工艺制程上更为简单易行。故，在本发明实施例中均以“底栅结构”为例进行阐述。
为了能够在阵列基板上的显示区AA中设置多个栅极驱动电路ASG元件，故需要在显示区AA中设置多个留空区，以下将详细阐述留空区的具体设置方式：
在显示区AA中的为了尽可能大的拉开子像素之间的间隙，以有足够的空间放置栅极驱动电路ASG的元件，故需要对子像素的结构有特殊的设计。具体来说，如图5和图6所示，其中图6是图5中一个第一像素单元P的局部放大图，在显示区AA包括多个第一像素单元P，如图6所示，每个第一像素单元P包括相邻设置的第一子像素P1和第二子像素P1；相邻设置的第一数据线D1和第二数据线D2位于所述第一子像素P1和所述第二子像素P2之间，且第一子像素P1和第二子像素P2分别与第一数据线D1和第二数据线D2电连接。以第一子像素P1为例，具体来说，第一子像素P1中的像素电极通过其所对应的薄膜晶体管TFT的源/漏极连接到第一数据线D1上，当第一子像素P1处于显示状态时，第一数据线D1向其传输显示数据信号。
参考图5-6所示，由于第一数据线D1和第二数据线D2是相邻设置，那么两个相邻的像素单元P之间无数据线设置，则可以在两个相邻的像素单元P之间设置沿数据线方向延伸的第一预设留空区G1(如图5中虚线方框所示)，如图5所示。
继续参考图5-6所示，虽然第一数据线D1和第二数据线D2是相邻设置，但为了将栅极驱动电路元件能够布置在显示区AA中，故将第一数据线D1和第二数据线D2之间距离拉大，在两者之间设置沿数据线方向延伸的第二预设留空区G2(如图5中虚线方框所示)。
以上的留空区均是沿数据线方向延伸而设置的，以下将详细阐述沿扫描线方向延伸的留空区的具体设置方式：
继续参考图5所示，在显示区AA中位于同一行的多个子像素连接到同一条扫描线上；其中，显示区AA包括多个在列方向(即数据线延伸方向)上相邻设置的第三子像素P3和第四子像素P4；第三子像素P3和第四子像素P4分别连接到第一扫描线S1和第二扫描线S2，且第一扫描线S1是位于第三子像素P3和第四子像素P4之间，也就是说第一扫描线S1和第二扫描线S2是相互间隔设置；
其中，在第一扫描线S1和第三子像素P3之间设置有，沿扫描线方向延伸的第三预设留空区G3(如图5中虚线方框所示)；
在第二扫描线S2和第子四像素P4之间设置有，沿扫描线方向延伸的第四预设留空区G4(如图5中虚线方框所示)；
在第一扫描线S1和第子四像素P4之间设置有，沿扫描线方向延伸的第五预设留空区G5(如图5中虚线方框所示)。
其中，第一预设留空区G1的面积大于第二预设留空区G2；第五预设留空区G5的面积大于第三预设留空区G3；第五预设留空区G5的面积大于第四预设留空区G4。另外，由于第三预设留空区G3和第四预设留空区G4均是设置于子像素和对应的扫描线之间，故两者的面积基本是相同的。其中，留空区包括第一至第五预设留空区。
通过在阵列基板1的显示区AA内，设置多个沿着数据线方向延伸和扫描线方向延伸的留空区，具体为第一预设留空区至第五预设留空区，如此保证了在显示区AA中具有足够的空间来布置栅极驱动电路ASG元件，以实现栅极驱动电路尽量不占用边框区域(即非显示区)，从而达到窄边框甚至无边框的设计理念。
另需说明的是，基于本发明实施例基础上，也可以通过将两条扫描线相邻设置，且分别连接到对应的行的子像素上，如此可以形成沿着扫描线方向延伸的第一预设留空区，其他的留空区也是类似与上述实施例中所描述的留空区，不同的是延伸方向不同。同样可以将栅极驱动电路元件设置在这些留空区中，由于其设置方式可以参考本实施例中的公开的设置方式，故在此就不再赘述。但本发明并不限于具体实施例中留空区的设置方式。
以下将具体阐述将多个栅极驱动电路ASG元件布置在阵列基板上显示区的具体方式：
如图3-4所示，其中图4是图3的栅极驱动电路ASG的等效电路图，在栅极驱动电路ASG中包括多个栅极驱动电路元件，一般至少包括信号控制线、薄膜晶体管(TFT器件)和电容器。
另需说明的，本发明实施例中仅以图3和图4为示例来说明，具体各个栅极驱动电路元件的数目及相互之间的连接关系并不限于此。
在本发明实施例中，栅极驱动电路ASG即扫描驱动电路中的移位寄存器(shiftregister)，由于采用非晶硅作为薄膜晶体管中的半导体，同时集成在阵列基板上，故称为栅极驱动器(a-Si shift register)，其作用是周而复始的逐条开启或者关闭扫描线，在每经过一个时钟周期(clock)，便将其输入级的逻辑状态，传送到其输出级。
对于栅极驱动电路ASG来说，其中的信号控制线B1，一般可以是初始信号输入线(start trigger voltage line，STV line)、时钟信号控制线(clock line，CK line)、高电平信号输入线(voltage high line，VGH line)、低电平信号输入线(voltage low line，VGL line)、复位信号线(Reset line)、正/反扫控制线(forward/backward line，FW/BWline)等等；
对于栅极驱动电路ASG来说，其中电容器C一般为平行板电容器，用于储存和释放电荷。
对于本发明实施中的栅极驱动器中的薄膜晶体管TFT中的栅极、源/漏极、半导体均是与子像素中所对应的TFT中各个部分是同一膜层形成的。另外，该栅极驱动电路中还可以包括二极管型的薄膜晶体管(TFT)(图3和4中未示出)，即将通常具有三极管型的薄膜晶体管(TFT)中的栅极与源极或者漏极短接在一起，这样便形成了二极管型的薄膜晶体管TFT。
以下将详细阐述信号控制线B1在阵列基板上显示区AA的具体设置方式：
如图8所示，由于栅极驱动电路ASG中的信号控制线B1一端是需要连接到位于非显示区DA的驱动IC(集成电路，integrate circuit)上，故可以通过如图8所示，可以通过信号控制线B1的一部分围绕显示区AA***布置，信号控制线B1的中需要与其他元件连接的一部分布置在显示区AA内。
对于布置在显示区AA内的信号控制线B1的具体方式如图9-10所示，其中图10是图9中沿bb线方向上的截面图，信号控制线B1设置于第一预设留空区G1中，且沿数据线D1、D2方向延伸且与扫描线S绝缘交叉设置。
另外，信号控制线B1的主体部分为第一信号走线B11是与扫描线同层设置的。为了实现与扫描线S的交叉绝缘，则需要设置跨桥连接部分即第二信号走线B12，将多个第一信号走线B11连接成一个完整的信号控制线B1。
具体来说，信号控制线B1包括第一信号走线B11和第二信号走线B12。其中，主体部分即第一信号走线B11由栅极金属层12图案化形成；跨桥连接部分即第二信号走线B12由源漏极金属层13图案化形成，也就是说，第二信号走线B12与数据线是同层设置。
参考图10所示，由于第一信号走线B11和第二信号走线B12布置在不同金属层，两者需要通过第一过孔结构K11实现电连接。第一信号走线B11通过跨桥结构实现与扫描线S之间是同层交叉绝缘设置。
另外，由于信号控制线B1是设置在第一预设留空区G1中，考虑到阵列基板上在有限的空间内，需要布置各种金属走线，导致第一预设留空区G1在沿扫描线方向上的宽度是比较小的，故信号控制线B1的在沿扫描线S方向上的线宽比较小，但在沿数据线D1、D2方向上的长度很长，如此导致单根的信号控制线B1的电阻会比较大了，可能会带来信号传输延缓(delay)的问题。
为了克服由于单根信号控制线B1电阻过大的问题，该栅极驱动电路元件中还包括信号控制线组，即由至少两条设置于不同的第一预设留空区G1且相互并联的信号控制线B1组成，利用将多个单根的信号控制线B1相互并联，使得总体电阻降低的原理来实现整个信号控制线组低电阻的目的，从而改善信号传输延缓问题。当然由于多个信号控制线B1相互并联，故每个信号控制线B1上所施加的信号相同。
如图9所示，对于多个信号控制线B1相互并联的具体方式为：多个信号控制线B1通过至少一条第一连接走线连接L11连接。在本发明实施中，为了从工艺易行和降低成本的角度出发，第一连接走线L11可以由栅极金属层图案化形成，从而实现第一连接走线L11与对应的信号控制线B1直接连接，无需另设跨桥结构，使得金属走线布置简化。当然，第一连接走线连接也可以由其他金属层图案化得到，例如源漏极金属层，只有能够实现多个信号控制线之间在电学上的并联即可。
另外，为了从金属走线相互间的布置格局优化的角度，第一连接走线L11可以平行于数据线D、D2进行设置，也就是第一连接走线L11与对应的信号控制线B1同层交错从而实现直接连接。另外，第一连接走线L11可以设置在第三预设留空区G3、第四预设留空区G4或者第五预设留空区G5等等，以及设置多少个第一连接走线L11可以实现信号控制线B1上的电阻最优化，可以根据实际的情况而定，本发明不限于此。
以下将详细阐述薄膜晶体管TFT在阵列基板上显示区AA的具体设置方式：
如图11-12所示(图12是图11中沿cc线方向的截面图)，由于栅极驱动电路ASG中的薄膜晶体管TFT包括栅极g11、第一半导体c111、源极s11和漏极d11。
其中，栅极g11包括平行于数据线D设置的第一栅极走线g111和平行于扫描线S设置的第二栅极走线g112；其中，第一栅极走线g111是栅极g11的主体部分，第二栅极走线g112起到将栅极g11与其他器件连接的作用，如连接外接控制信号、与其他TFT器件的栅极电连接等作用。
第一栅极走线g111和第二栅极走线g112分别设置于第一预设留空区G1和第五预设留空区G5中。另外，在本发明实施中，栅极g11与扫描线S是同层设置即均是由栅极金属层图案化形成；对于第一栅极走线g111和第二栅极走线g112而言，由于是同一金属层形成，故两者是直接连接的，属于一体化结构，从工艺的角度来说是简单易行的。当然，栅极g11具***置可以根据实际情况设置在其他的留空区，例如，仅设置于第三预设留空区G3、仅设置于第四预设留空区G4、设置于第三预设留空区G3和第一预设留空区G1或者设置于第四预设留空区G4和第一预设留空区G1均是可行的，本发明实施例并不限于此。仅以上述的设置方式为一示例，阐述栅极g11的具体设置方式。
对于第一半导体c111而言，由于是需要和栅极g11中主体部分第一栅极走线g111相对设置，故第一半导体c111需要与第一栅极走线g111设置在相同的区域，在本发明实施例中第一半导体c111是设置于第一预设留空区G1中。如图7和图12所示，另外，第一半导体c111与子像素中的TFT的半导体是同层设置，即均由半导体层13图案化形成。
对于源极s11的具体方式如下：
源极s11包括平行于数据线D设置的第一源极走线s111和平行于扫描线S设置的第二源极走线s112；其中，第一源极走线s111是源极s11的主体部分，第二源极走线s112起到将源极s11与其他器件连接的作用，如连接外接控制信号、与其他TFT器件的源极电连接等作用。
其中，第一源极走线s111由源漏极金属层14图案化形成，由于源极s11需要与第一半导体c111形成欧姆接触，故第一源极走线s111需要与第一半导体c111相对设置，且位于第一预设留空区G1中；另外，由于第二源极走线s112的作用是连接外接信号等功能，如图3-4所示，例如连接到信号控制线B1上，为了避免需要换线结构而带来的布线复杂问题，可以将第二源极走线s112与信号控制线B1同层设置，在本发明实施例中可以通过栅极金属层图案化形成第二源极走线s112。再者，为了实现第二源极走线s112与信号控制线B1的电连接，可以将第二源极走线s112垂直于信号控制线B1设置，具体来说，可以将第二源极走线s112设置于第三预设留空区G3。当然可以根据实际情况而定，本发明不限于此。
由于第一源极走线s111和第二源极走线s112是异层设置，为了实现两者的连通，可以采用第二过孔结构K12电连接，如图11和图12所示。另外，第二过孔结构K12的具***置可以设置在第一源极走线s111和第二源极走线s112的交叠区域，在本发明实施例中，即第二过孔结构K12可以设置在第一预设留空区G1和第三预设留空区G3的交叠区域。
对于漏极d11的具体方式如下：
漏极d11包括平行于数据线D设置的第一漏极走线d111和平行于扫描线S设置的第二漏极走线d112；其中，第一漏极走线d111是漏极d11的主体部分，第二漏极走线d112起到将漏极d11与其他器件连接的作用，如连接外接控制信号、与其他TFT器件的漏极电连接等作用。
其中，第一漏极走线d111由源漏极金属层14图案化形成，由于漏极d11需要与第一半导体c111形成欧姆接触，故第一漏极走线d111需要与第一半导体c111相对设置，且位于第一预设留空区G1中；另外，由于第二漏极走线d112的作用是连接外接信号等功能，如图3-4所示，例如连接到信号控制线B1上，为了避免需要换线结构而带来的布线复杂问题，可以将第二漏极走线d112与信号控制线B1同层设置，在本发明实施例中可以通过栅极金属层图案化形成第二漏极走线d112。再者，为了实现第二漏极走线d112与信号控制线B1的电连接，可以将第二漏极走线d112垂直于信号控制线B1设置，使得两者同层交错，实现直接连接，具体来说，可以将第二漏极走线d112设置于第预设四留空区G4。当然可以根据实际情况而定，本发明不限于此。
由于第一漏极走线d111和第二漏极走线d112是异层设置，为了实现两者的连通，可以采用第三过孔结构K13电连接，如图11和图12所示。另外，第三过孔结构K13的具***置可以设置在第一漏极走线d111和第二漏极走线d112的交叠区域，在本发明实施例中，即第三过孔结构K13可以设置在第一留空区G1和第四留空区G4的交叠区域。
另需说明的是，对于薄膜晶体管TFT而言，一般情况下，源极和漏极的功能和位置是可以互换的，故在本发明实施例中，源极s11和漏极d11的设置方式和具***置可以相互调换。
继续参考图11和12所示，本发明实施例中的栅极动电路元件还包括至少一个薄膜晶体管组，具体来说，薄膜晶体管组包括多个设置于不同留空区的，相互并联的薄膜晶体管TFT。以图11和图12中两个相互并联的薄膜晶体管TFT为例，两者的栅极g11、源极s11、漏极d11相互并联，具体为：两个TFT的栅极g11通过各自的第二栅极走线g112直接连接；两个TFT的源极s11通过各自的第二源极走线s112直接连接；两个TFT的漏极d11通过第二漏极走线d112直接连接。
以上将多个薄膜晶体管TFT并联形成薄膜晶体管组的原因与设置信号控制线组的目的是相同的，即降低电阻的作用。如果薄膜晶体管TFT中电阻较大，会使得薄膜晶体管TFT的响应速度较慢或者阈值电压不够导致薄膜晶体管TFT无法正常开启，从而影响薄膜晶体管TFT的工作性能，进而导致阵列基板在显示时会出现画面延迟等问题。故通过多个薄膜晶体管TFT相互并联，降低电阻来克服以上问题。
当然由于多个薄膜晶体管TFT相互并联，故相互并联的每个薄膜晶体管TFT上所施加的信号相同。
另外，该栅极驱动电路ASG中还可以包括二极管型的薄膜晶体管TFT，其结构为将上述实施例中的三极管型的薄膜晶体管TFT中的栅极与源极短接，或者栅极与漏极短接。
如图13和14所示(图14是图13沿dd线方向的截面示意图)，由于本发明实施例中公开的二极管型的薄膜晶体管TFT是基于上述三极管型的薄膜晶体管TFT基础之上的，其栅极g21(包括第一栅极走线g211和第二栅极走线g212)、源极s21(包括第一源极走线s211和第二源极走线s212)、漏极d21(包括第一漏极走线d211和第二漏极走线d212)和第一半导体c211具体的结构和布置位置可以与上述三极管型的薄膜晶体管TFT相同，在此就不再赘述。
以下将详细阐述栅极与源/漏极的连接方式：
如图13和14所示(图14是图13沿dd线方向的截面示意图)，以栅极g21与漏极d21相互短接为例，两者通过第二连接走线L12实现电连接。具体来说，第二连接走线L12可以通过由栅极金属层图案化形成于第二预设留空区G2，并延伸连接第二栅极走线g212和第二漏极走线d212。如图14所示，第二连接走线L12、第二栅极走线g212和第二漏极走线d212位于同一金属层，是属于一体化结构。从而实现第二连接走线L12与对应的栅极和漏极直接连接，无需另设跨桥结构，使得金属走线布置简化。当然，第二连接走线L12也可以由其他金属层图案化得到，例如源漏极金属层；同时，第二连接走线L12也可以设置在其他留空区，如第一预设留空区G1等，只要能够实现栅极和漏极之间在电学上连接即可。
另外，栅极g21与源极s21可以通过跨线结构或者直接连接的方式实现电连接实现短接而形成二极管型的TFT，具体的连接方式可以采用本领域中常规的过孔结构实现，故在此不再赘述。
当然栅极g21与源极s21之间也可以通过第二连接走线实现相互电连接，具体连接方式类似与栅极g21与漏极d21的连接，故就不再详述。
继续参考图13和14所示，本发明实施例中的栅极动电路元件还包括至少一个二极管型的薄膜晶体管组，具体来说，二极管型的薄膜晶体管组包括多个设置于不同留空区的，相互并联的二极管型的薄膜晶体管TFT。以图13和图14中两个相互并联的二极管型的薄膜晶体管TFT为例，两者的栅极g21、源极s21、漏极d21相互并联，具体为：两个TFT的栅极g21通过第二栅极走线g212直接连接；两个TFT的源极s21通过第二源极走线s212直接连接；两个TFT的漏极d21通过第二漏极走线d212直接连接。
以上将多个二极管型的薄膜晶体管TFT并联形成薄膜晶体管组的原因与设置信号控制线组的目的是相同的，即降低电阻的作用。
以下将详细阐述电容器C在阵列基板上显示区AA的具体设置方式：
如图15至图18所示(其中图16是图15中沿ee线的截面示意图)，该栅极驱动电路ASG中的电容器C，一般为平行板电容器，其中多个电容电极是相对设置于不同的金属层中，以实现电容器功能。
具体来说，每个电容器C至少包括相对设置于留空区且相对设置的第一电容电极C11和第二电容电极C12；第一电容电极C11由栅极金属层图案化形成；第二电容电极C12由源漏极金属层图案化形成。
以下将详细阐述电容电极的具体布置方式：
如图15和16所示，在本发明一实施例中，第一电容电极C11和第二电容电极C12相对设置于第一预设留空区G1，且两者的延伸方向平行于数据线D。
如图15和图19(图19为电容器C1是等效电路图)所示，第一电容电极C11通过第三连接走线L13连接至第一电位V1。另外，从属金属走线简化布置的角度出发，可以将第三连接走线L13与第一电容电极C11同层设置，即均由栅极金属层图案化形成，从而实现第三连接走线L13与对应的第一电容电极C11直接连接，无需另设跨桥结构。当然，第三连接走线L13也可以由其他金属层图案化得到，例如源漏极金属层。
如图15和图19所示，第二电容电极C12通过第四连接走线L14连接至第二电位V2。为了最大程度的简化金属走线和提高栅极金属层的利用率，可以通过栅极金属层图案化形成第四连接走线L14。由于第二电容电极C12是位于源漏极金属层，故需要通过第四过孔结构K14实现第二电容电极C12和第四连接走线L14的电连接。当然，第四连接走线也可以由其他金属层图案化得到，只要能够保证第二电容电极C12可以连接到对应的第二电位V2即可，具体的结构和连接方式在此不做限定。
另外，在此实施例中，第三连接走线L13需与扫描线S平行设置，故可以将其置于第四预设留空区G4中；第四连接走线L14需与扫描线S平行设置，故可以将其置于第三预设留空区G3中。另外，第四过孔结构K14可以设置在第四预设留空区G3和第一预设留空区G1的交叠区域。
如图17所示，在上述实施方式的基础上，本发明还公开了另一实施例，第一电容电极C11和第二电容电极C12相对设置于第一预设留空区G1，且两者的延伸方向平行于数据线D，其中第一电容电极C11和第二电容电极C12的具体连接方式与上述实施例相同，以下将阐述与其不同之处：
第三连接走线L13需与扫描线S平行设置，还可以将其置于第五预设留空区G5中；第四连接走线L14需与扫描线S平行设置，还可以将其置于第四预设留空区G4中，故第四过孔结构K14可以设置在第四预设留空区G4和第一预设留空区G1的交叠区域。
当然，根据实际情况还可以将第三连接走线L13置于第三预设留空区G3；或者将第四连接走线L14置于第五预设留空区G5中，只要保证第三连接走线L13、第四连接走线L14分别与第一电容电极C11和第二电容电极C12电连接即即可。
如图18所示，在上述实施方式的基础上，本发明还公开了又一实施例，第一电容电极C11和第二电容电极C12相对设置于第一预设留空区G1，其中第二电容电极C12还包括与第四连接走线L14平行设置的第一延伸电极C13，该第一延伸电极C13与第二电容电极C12为一体化结构，即是由源漏极金属层图案化形成。
具体来说，第一电容电极C11和与其直接连接的第三连接走线L13分别设置于第一预设留空区G1和第五预设留空区G5；第二电容电极C12和通过第四过孔结构K14连接的第四连接走线L14分别设置于第一预设留空区G1和第三预设留空区G3。另外第二电容电极C12还包括沿扫描线S方向延伸的第一延伸电极C13，该第一延伸电极C13与第三连接走线L13相对设置，且设置于第五预设留空区G5。
本实施例中通过设置第一延伸电极C13，使得第三连接走线L13与其相对设置，如此可以增加第一电容电极C1和第二电容电极C2的基板的正对面积，从而增大整个电容器的存储电荷的能力。
继续参考图15至18所示，本发明实施例中的栅极动电路元件还包括至少一个电容器组，具体来说，电容器组包括多个设置于不同所述留空区，且相互并联的电容器C。
以图15至图18中两个相互并联的电容器C1和电容C2为例，两个第一电容电极C11通过第三连接走线L13直接连接；两个第二电容电极C12通过第四连接走线L14直接连接。
以上将多个电容器C并联形成电容器组的目的是，通过并联方式提高电容量，相互并联的电容器C的个数越多，整体电容量提高越大。可以根据实际对电容器的存储电容的大小来调节并联电容器C的个数，在此不做任何限制。
本发明通过将栅极驱动电路及其栅极驱动电路元件集成在显示区中，从而节省了现有技术中在非显示区即边框区域布置栅极驱动电路元件的空间，从而可以实现窄边框甚至无边框设计。
如图20所示，本发明还公开一种显示面板10，包括上述的TFT阵列基板10b、彩膜基板10c及位于两者之间的显示介质层10a。
如图21所示，本发明还公开一种显示装置200，包括上述的显示面板10。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置的实施可以参见上述液晶显示面板的实施例，重复之处不再赘述。
本说明书中各个部分采用递进的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (26)

1.一种TFT阵列基板，包括：基板，所述基板包括显示区；
所述基板上设置有栅极金属层、覆盖所述栅极金属层上的半导体层、覆盖所述半导体层上的源漏极金属层和覆盖所述源漏极金属层上的公共电极层；
所述基板上设置有覆盖所述公共电极层的像素电极层；
所述显示区包括多条形成于栅极金属层上的扫描线、多条形成于源漏极金属层上的数据线、多条所述扫描线与多条所述数据线交错定义出多个呈阵列布置的子像素；
多个所述子像素相互分离设置，并形成有留空区；
所述显示区还包括多个设置于所述留空区的栅极驱动电路元件；且所述公共电极层覆盖所述栅极驱动电路元件；
所述栅极驱动电路元件包括信号控制线；
所述显示区包括多个第一像素单元；每个所述第一像素单元包括相邻设置的第一子像素和第二子像素；相邻设置的第一数据线和第二数据线位于所述第一子像素和所述第二子像素之间，且所述第一子像素和第二子像素分别与所述第一数据线和第二数据线电连接；
所述留空区包括，设置于两个相邻的所述像素单元之间的第一预设留空区，所述第一预设留空区沿所述数据线方向延伸；
其中，所述信号控制线设置于所述第一预设留空区中，所述信号控制线沿所述数据线方向延伸且与所述扫描线绝缘交叉。
2.如权利要求1所述的TFT阵列基板，其特征在于，所述源漏极金属层和所述公共电极层之间设有第一非导电介质层。
3.如权利要求2所述的TFT阵列基板，其特征在于，所述第一非导电介质层为钝化层或有机膜层。
4.如权利要求3所述的TFT阵列基板，其特征在于，所述有机膜层的厚度为0.8-5μm；钝化层的厚度为0.8-5μm。
5.如权利要求1所述的TFT阵列基板，其特征在于，所述半导体层为非晶硅半导体材料或氧化铟镓锌半导体材料。
6.如权利要求1所述的TFT阵列基板，其特征在于，
所述留空区还包括，设置于所述第一数据线和第二数据线之间的第二预设留空区，所述第二预设留空区沿所述数据线方向延伸。
7.如权利要求6所述的TFT阵列基板，其特征在于，在所述显示区中位于同一行的多个所述子像素连接到同一条所述扫描线上；其中，所述显示区包括多个相邻设置的第三子像素 和第四子像素 ；所述第三子像素和第四子像素分别连接到第一扫描线和第二扫描线；其中，所述第一扫描线位于所述第三子像素 和所述第四子像素 之间；
所述留空区包括，设置于所述第一扫描线和所述第三子像素之间的第三预设留空区，所述第三预设留空区沿所述扫描线方向延伸；
所述留空区还包括，设置于所述第二扫描线和所述第四子像素 之间的第四预设留空区，所述第四预设留空区沿所述扫描线方向延伸；
所述留空区还包括，设置于所述第一扫描线和所述第四子像素 之间的第五预设留空区，所述第五预设留空区沿所述扫描线方向延伸。
8.如权利要求7所述的TFT阵列基板，其特征在于，所述栅极驱动电路元件至少还包括薄膜晶体管和电容器。
9.如权利要求1所述的TFT阵列基板，其特征在于，所述信号控制线包括第一信号走线和第二信号走线；所述第一信号走线由所述栅极金属层图案化形成；所述第二信号走线由所述源漏极金属层图案化形成；所述第一信号走线和第二信号走线通过第一过孔结构连接。
10.如权利要求9所述的TFT阵列基板，其特征在于，所述栅极驱动电路元件还包括至少一个信号控制线组，所述信号控制线组至少包括两条设置于不同的所述第一预设留空区，且相互并联的所述信号控制线；所述信号控制线相互间通过至少一条第一连接走线连接。
11.如权利要求10所述的TFT阵列基板，其特征在于，所述第一连接走线由所述栅极金属层图案化形成，且平行与所述数据线。
12.如权利要求8所述的TFT阵列基板，其特征在于，所述薄膜晶体管包括栅极、第一半导体、源极和漏极；所述栅极由所述栅极金属层图案化形成于所述第一预设留空区和所述第五预设留空区；
所述第一半导体由所述半导体层图案化形成于所述第一预设留空区，且与所述栅极相对设置；
所述源极由所述栅极金属层和所述源漏极金属层图案化形成于所述第一预设留空区和所述第三预设留空区；
所述漏极由所述栅极金属层和所述源漏极金属层图案化形成于所述第一预设留空区和所述第四预设留空区。
13.如权利要求12所述的TFT阵列基板，其特征在于，所述栅极包括平行于所述数据线设置的第一栅极走线和平行于所述扫描线设置的第二栅极走线；所述第一栅极走线和所述第二栅极走线分别设置于所述第一预设留空区和所述第五预设留空区。
14.如权利要求13所述的TFT阵列基板，其特征在于，所述源极包括平行于所述数据线设置的第一源极走线和平行于所述扫描线设置的第二源极走线；其中，所述第一源极走线由所述源漏极金属层图案化形成且设置于所述第一预设留空区；所述第二源极走线由所述栅极金属层图案化形成且设置于所述第三预设留空区；所述第一源极走线与所述第二源极走线通过第二过孔结构电连接；
所述漏极包括平行于所述数据线设置的第一漏极走线和平行于所述扫描线设置的第二漏极走线；其中，所述第一漏极走线由所述源漏极金属层图案化形成且设置于所述第一预设留空区；所述第二漏极走线由所述栅极金属层图案化形成且设置于所述第四预设留空区；所述第一漏极走线与所述第二漏极走线通过第三过孔结构电连接。
15.如权利要求14所述的TFT阵列基板，其特征在于，所述栅极驱动电路元件还包括至少一个薄膜晶体管组，所述薄膜晶体管组包括多个设置于不同所述留空区，且相互并联的所述薄膜晶体管。
16.如权利要求14所述的TFT阵列基板，其特征在于，所述薄膜晶体管还包括二极管型薄膜晶体管，所述二极管型薄膜晶体管中的所述栅极与所述源极通过第二连接走线连接；
或所述二极管型薄膜晶体管中的所述栅极与所述漏极通过第二连接走线连接。
17.如权利要求16所述的TFT阵列基板，其特征在于，所述第二连接走线由所述栅极金属层图案化形成，且设置于所述第二预设留空区或所述第一预设留空区。
18.如权利要求17所述的TFT阵列基板，其特征在于，所述栅极驱动电路元件还包括至少一个二极管型薄膜晶体管组，所述二极管型薄膜晶体管组包括多个设置于不同所述留空区，且相互并联的所述二极管型薄膜晶体管。
19.如权利要求8所述的TFT阵列基板，其特征在于，所述电容器至少包括位于所述留空区且相对设置的第一电容电极和第二电容电极；所述第一电容电极由所述栅极金属层图案化形成；所述第二电容电极由所述源漏极金属层图案化形成。
20.如权利要求19所述的TFT阵列基板，其特征在于，所述第一电容电极和所述第二电容电极相对设置于所述第一预设留空区且平行于所述数据线；
所述第一电容电极通过第三连接走线连接至第一电位，所述第三连接走线由所述栅极金属层图案化形成；
所述第二电容电极通过第四连接走线连接至第二电位，所述第四连接走线由所述栅极金属层图案化形成；所述第二电容电极与所述第四连接走线通过第四过孔结构电连接。
21.如权利要求20所述的TFT阵列基板，其特征在于，所述第三连接走线设置于所述第三预设留空区、所述第四预设留空区或所述第五预设留空区，且与所述扫描线线平行；
所述第四连接走线设置于所述第三预设留空区、所述第四预设留空区或所述第五预设留空区，且与所述扫描线线平行。
22.如权利要求20所述的TFT阵列基板，其特征在于，所述第二电容电极还包括与所述第四连接走线平行设置的第一延伸电极；所述第一延伸电极由所述源漏极金属层图案化形成于所述第五预设留空区。
23.如权利要求20所述的TFT阵列基板，其特征在于，所述栅极驱动电路元件还包括至少一个电容器组，所述电容器组包括多个设置于不同所述留空区，且相互并联的所述电容器。
24.如权利要求7所述的TFT阵列基板，其特征在于，所述第一预设留空区的面积大于所述第二预设留空区；所述第五预设留空区的面积大于所述第三预设留空区；所述第五预设留空区的面积大于所述第四预设留空区。
25.一种显示面板，包括如权利要求1-24任一所述的TFT阵列基板。
26.一种显示装置，包括如权利要求25所述的显示面板。
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