CN104733051B - 奇偶校验码的解码方法、存储器储存装置及控制电路单元 - Google Patents
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Abstract
本发明提出一种奇偶校验码的解码方法、存储器储存装置及控制电路单元。此解码方法包括：从可复写式非挥发性存储器模块中读取属于奇偶校验码的一码字，其中该码字包括多个信息位元与多个第一奇偶位元；对信息位元进行奇偶校验码的编码程序以产生多个第二奇偶位元；以及根据第一奇偶位元与第二奇偶位元产生对应该码字的多个校验子，其中这些校验子是用以判断该码字是否为有效的码字。藉此，可以减少解码电路的复杂度。
Description
技术领域
本发明是有关于一种解码方法，且特别是有关于一种奇偶校验码的解码方法、存储器储存装置及控制电路单元。
背景技术
数字相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对储存媒体的需求也急速增加。由于可复写式非挥发性存储器模块（例如，快闪存储器）具有数据非挥发性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种便携式多媒体装置中。
一般来说，欲被写入至可复写式非挥发性存储器模块的数据会先经过一个错误校正码的编码程序，并且数据从可复写式非挥发性存储器模块中被读取以后会经过解码程序。在一些类型的错误校正码中会使用一个奇偶校验矩阵来编码或是解码。若一个码字的长度越大，则此奇偶校验矩阵的大小也会越大，而越大的奇偶校验矩阵也会增加矩阵相关运算的复杂度。因此，如何减少编码或是解码时的复杂度，为此领域技术人员所关心的议题。
发明内容
本发明提供一种奇偶校验码的解码方法、存储器储存装置及控制电路单元，可以减少解码电路的复杂度。
本发明一范例实施例提出一种奇偶校验码的解码方法，包括：从可复写式非挥发性存储器模块中读取属于奇偶校验码的一码字，其中该码字包括多个第一信息位元与多个第一奇偶位元；对第一信息位元进行奇偶校验码的编码程序以产生多个第二奇偶位元；以及根据第一奇偶位元与第二奇偶位元产生对应该码字的多个校验子，其中这些校验子是用以判断该码字是否为有效的码字。
在一范例实施例中，上述的奇偶校验码对应至一奇偶校验矩阵与一产生矩阵。所述对第一信息位元进行奇偶校验码的编码程序以产生第二奇偶位元的步骤包括：将第一信息位元所形成的向量与产生矩阵相乘以产生第二奇偶位元，使得奇偶校验矩阵乘上第一信息位元与第二奇偶位元所形成的向量的结果是零向量。
在一范例实施例中，在读取码字的步骤之前，所述的解码方法还包括：将多个第二信息位元所形成的向量与产生矩阵相乘以产生所述的码字；以及将此码字写入至可复写式非挥发性存储器模块。
在一范例实施例中，奇偶校验矩阵包括一信息部分矩阵与一奇偶部分矩阵。所述根据第一奇偶位元与第二奇偶位元产生对应码字的校验子的步骤包括：将第一奇偶位元所形成的向量与第二奇偶位元所形成的向量相加以产生第一向量；将奇偶部分矩阵与第一向量相乘以产生对应码字的校验子。
在一范例实施例中，奇偶校验矩阵的维度是m-乘-n，信息部分矩阵的维度是m-乘-(n-k)，并且奇偶部分矩阵的维度是m-乘-k，其中m,n,与k为正整数。上述码字的长度为n位元，校验子的长度为m位元，并且第一奇偶位元的长度为k位元。
在一范例实施例中，上述的奇偶校验码为一低密度奇偶校验码。
本发明一范例实施例提出一种一种存储器储存装置，包括：连接接口单元、可复写式非挥发性存储器模块与存储器控制电路单元。连接接口单元是用以电性连接至主机***。可复写式非挥发性存储器模块包括多个实体抹除单元。存储器控制电路单元是电性连接至连接接口单元与可复写式非挥发性存储器模块，用以从可复写式非挥发性存储器模块中读取属于奇偶校验码的码字。此码字包括多个第一信息位元与多个第一奇偶位元。存储器控制电路单元也用以对第一信息位元进行奇偶校验码的一编码程序以产生多个第二奇偶位元，并且根据第一奇偶位元与第二奇偶位元产生对应码字的多个校验子。这些校验子是用以判断码字是否为有效的码字。
在一范例实施例中，上述的奇偶校验码对应至一奇偶校验矩阵与一产生矩阵。所述存储器控制电路单元对第一信息位元进行奇偶校验码的编码程序以产生第二奇偶位元的操作包括：存储器控制电路单元将第一信息位元所形成的向量与产生矩阵相乘以产生第二奇偶位元，使得奇偶校验矩阵乘上第一信息位元与第二奇偶位元所形成的向量的结果是零向量。
在一范例实施例中，上述的存储器控制电路单元还用以将多个第二信息位元所形成的向量与产生矩阵相乘以产生所述的码字，并且将此码字写入至可复写式非挥发性存储器模块。
在一范例实施例中，上述的奇偶校验矩阵包括一信息部分矩阵与一奇偶部分矩阵。所述存储器控制电路单元根据第一奇偶位元与第二奇偶位元产生对应码字的校验子的操作包括：存储器控制电路单元将第一奇偶位元所形成的向量与第二奇偶位元所形成的向量相加以产生第一向量，并且将奇偶部分矩阵与第一向量相乘以产生对应码字的校验子。
本发明一范例实施例提出一种存储器控制电路单元，用于控制一可复写式非挥发性存储器模块。该存储器控制电路单元包括主机接口、存储器接口、存储器管理电路、以及错误校验与校正电路。主机接口是用以电性连接至主机***。存储器接口是用以电性连接至该可复写式非挥发性存储器模块。存储器管理电路是电性连接至该主机接口与该存储器接口，用以从可复写式非挥发性存储器模块中读取属于奇偶校验码的一码字。此码字包括多个第一信息位元与多个第一奇偶位元。错误校验与校正电路包括编码电路与解码电路。编码电路用以对第一信息位元进行奇偶校验码的编码程序以产生多个第二奇偶位元。解码电路用以根据第一奇偶位元与第二奇偶位元产生对应该码字的多个校验子。这些校验子是用以判断该码字是否为有效的码字。
在一范例实施例中，上述的奇偶校验码对应至一奇偶校验矩阵与一产生矩阵。编码电路用以将上述的第一信息位元所形成的向量与产生矩阵相乘以产生第二奇偶位元，使得奇偶校验矩阵乘上第一信息位元与第二奇偶位元所形成的向量的结果是零向量。
在一范例实施例中，上述的编码电路还用以将多个第二信息位元所形成的向量与产生矩阵相乘以产生码字。存储器管理电路还用以将码字写入至可复写式非挥发性存储器模块。
在一范例实施例中，上述的奇偶校验矩阵包括信息部分矩阵与奇偶部分矩阵。所述解码电路据第一奇偶位元与第二奇偶位元产生对应码字的校验子的操作包括：解码电路将第一奇偶位元所形成的向量与第二奇偶位元所形成的向量相加以产生一第一向量，并且将奇偶部分矩阵与第一向量相乘以产生对应该码字的校验子。
基于上述，在本发明范例实施例提出的解码方法、存储器储存装置与存储器控制电路单元中，由于编码电路会被重复利用，因此解码电路的复杂度可以被减少。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A是根据一范例实施例所示出的主机***与存储器储存装置；
图1B是根据一范例实施例所示出的电脑、输入/输出装置与存储器储存装置的示意图；
图1C是根据一范例实施例所示出的主机***与存储器储存装置的示意图；
图2是示出图1A所示的存储器储存装置的概要方块图；
图3是根据一范例实施例所示出的存储器控制电路单元的概要方块图；
图4是根据一范例实施例示出编码与解码的示意图；
图5是根据一范例实施例示出奇偶校验码的解码方法的流程。
附图标记说明：
1000： 主机***；
1100： 电脑；
1102： 微处理器；
1104： 随机存取存储器；
1106： 输入/输出装置；
1108： ***总线；
1110： 数据传输接口；
1202： 鼠标；
1204： 键盘；
1206： 显示器；
1208： 打印机；
1212： 随身碟；
1214： 记忆卡；
1216： 固态硬盘；
1310： 数字相机；
1312： SD卡；
1314： MMC卡；
1316： 记忆棒；
1318： CF卡；
1320： 嵌入式储存装置；
100： 存储器储存装置；
102： 连接接口单元；
104： 存储器控制电路单元；
106： 可复写式非挥发性存储器模块；
304(0)～304(R)： 实体抹除单元；
202： 存储器管理电路；
204： 主机接口；
206： 存储器接口；
252： 缓冲存储器；
254： 电源管理电路；
256： 错误校验与校正电路；
410： 编码电路；
420： 解码电路；
M、M1、P、P1、P2、S： 向量；
CW、CW1： 码字；
S501～S503： 步骤。
具体实施方式
一般而言，存储器储存装置(也称，存储器储存***)包括可复写式非挥发性存储器模块与控制器(也称，控制电路)。通常存储器储存装置是与主机***一起使用，以使主机***可将数据写入至存储器储存装置或从存储器储存装置中读取数据。
图1A是根据一范例实施例所示出的主机***与存储器储存装置。图1B是根据一范例实施例所示出的电脑、输入/输出装置与存储器储存装置的示意图。图1C是根据一范例实施例所示出的主机***与存储器储存装置的示意图。
请参照图1A，主机***1000一般包括电脑1100与输入/输出(input/output,简称I/O)装置1106。电脑1100包括微处理器1102、随机存取存储器(random access memory,简称RAM)1104、***总线1108与数据传输接口1110。输入/输出装置1106包括如图1B的鼠标1202、键盘1204、显示器1206与打印机1208。必须了解的是，图1B所示的装置非限制输入/输出装置1106，输入/输出装置1106可还包括其他装置。
在本发明实施例中，存储器储存装置100是通过数据传输接口1110与主机***1000的其他元件电性连接。通过微处理器1102、随机存取存储器1104与输入/输出装置1106的运作可将数据写入至存储器储存装置100或从存储器储存装置100中读取数据。例如，存储器储存装置100可以是如图1B所示的随身碟1212、记忆卡1214或固态硬盘(Solid StateDrive,简称SSD)1216等的可复写式非挥发性存储器储存装置。
一般而言，主机***1000为可实质地与存储器储存装置100配合以储存数据的任意***。虽然在本范例实施例中，主机***1000是以电脑***来作说明，然而，在本发明另一范例实施例中主机***1000可以是数字相机、摄像机、通信装置、音频播放器或视频播放器等***。例如，在主机***为数字相机(摄像机)1310时，可复写式非挥发性存储器储存装置则为其所使用的SD卡1312、MMC卡1314、记忆棒(memory stick)1316、CF卡1318或嵌入式储存装置1320(如图1C所示)。嵌入式储存装置1320包括嵌入式多媒体卡(Embedded MMC,简称eMMC)。值得一提的是，嵌入式多媒体卡是直接电性连接于主机***的基板上。
图2是示出图1A所示的存储器储存装置的概要方块图。
请参照图2，存储器储存装置100包括连接接口单元102、存储器控制电路单元104与可复写式非挥发性存储器模块106。
在本范例实施例中，连接接口单元102是相容于序列先进附件(Serial AdvancedTechnology Attachment,简称SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元102也可以是符合并列先进附件(Parallel Advanced Technology Attachment,简称PATA)标准、电气和电子工程师协会(Institute of Electrical and ElectronicEngineers,简称IEEE)1394标准、高速周边零件连接接口(Peripheral ComponentInterconnect Express,简称PCI Express)标准、通用序列总线(Universal Serial Bus,简称USB)标准、安全数字(Secure Digital,简称SD)接口标准、超高速一代(Ultra HighSpeed-I,简称UHS-I)接口标准、超高速二代(Ultra High Speed-II,简称UHS-II)接口标准、记忆棒(Memory Stick,简称MS)接口标准、多媒体储存卡(Multi Media Card,简称MMC)接口标准、崁入式多媒体储存卡(Embedded Multimedia Card,简称eMMC)接口标准、通用快闪存储器(Universal Flash Storage,简称UFS)接口标准、小型快闪(Compact Flash,简称CF)接口标准、整合式驱动电子接口(Integrated Device Electronics,简称IDE)标准或其他适合的标准。连接接口单元102可与存储器控制电路单元104封装在一个芯片中，或者连接接口单元102是布设于一包含存储器控制电路单元104的芯片外。
存储器控制电路单元104用以执行以硬件型式或韧体型式实作的多个逻辑闸或控制指令，并且根据主机***1000的指令在可复写式非挥发性存储器模块106中进行数据的写入、读取与抹除等运作。
可复写式非挥发性存储器模块106是电性连接至存储器控制电路单元104，并且用以储存主机***1000所写入的数据。可复写式非挥发性存储器模块106具有实体抹除单元304(0)～304(R)。例如，实体抹除单元304(0)～304(R)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一实体抹除单元分别具有复数个实体程序化单元，并且属于同一个实体抹除单元的实体程序化单元可被独立地写入且被同时地抹除。例如，每一实体抹除单元是由128个实体程序化单元所组成。然而，必须了解的是，本发明不限于此，每一实体抹除单元是可由64个实体程序化单元、256个实体程序化单元或其他任意个实体程序化单元所组成。
更具体来说，每一个实体抹除单元包括多条字元线与多条位元线，每一条字元线与每一位元线交叉处配置有一个记忆胞。每一个记忆胞可储存一或多个位元。在同一个实体抹除单元中，所有的记忆胞会一起被抹除。在此范例实施例中，实体抹除单元为抹除的最小单位。也即，每一实体抹除单元含有最小数目的一并被抹除的记忆胞。例如，实体抹除单元为实体区块。另一方面，同一个字元线上的记忆胞会组成一或多个实体程序化单元。若每一个记忆胞可储存2个以上的位元，则同一个字元线上的实体程序化单元可被分类为下实体程序化单元与上实体程序化单元。一般来说，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度。在此范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面或是实体扇(sector)。若实体程序化单元为实体页面，则每一个实体程序化单元通常包括数据位元区与冗余位元区。数据位元区包含多个实体扇，用以储存使用者的数据，而冗余位元区用以储存***的数据（例如，错误校正码）。在本范例实施例中，每一个数据位元区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据位元区中也可包含8个、16个或数目更多或更少的实体扇，本发明并不限制实体扇的大小以及个数。
在本范例实施例中，可复写式非挥发性存储器模块106为多阶记忆胞(MultiLevel Cell,简称MLC)NAND型快闪存储器模块，即一个记忆胞中可储存至少2个位元。然而，本发明不限于此，可复写式非挥发性存储器模块106也可是单阶记忆胞(Single LevelCell,简称SLC)NAND型快闪存储器模块、复数阶记忆胞（Trinary Level Cell,简称TLC）NAND型快闪存储器模块、其他快闪存储器模块或其他具有相同特性的存储器模块。
图3是根据一范例实施例所示出的存储器控制电路单元的概要方块图。
请参照图3，存储器控制电路单元104包括存储器管理电路202、主机接口204与存储器接口206。
存储器管理电路202用以控制存储器控制电路单元104的整体运作。具体来说，存储器管理电路202具有多个控制指令，并且在存储器储存装置100运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路202的操作时，等同于说明存储器控制电路单元104的操作，以下并不再赘述。
在本范例实施例中，存储器管理电路202的控制指令是以韧体型式来实作。例如，存储器管理电路202具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器储存装置100运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在本发明另一范例实施例中，存储器管理电路202的控制指令也可以程序码型式储存于可复写式非挥发性存储器模块106的特定区域(例如，存储器模块中专用于存放***数据的***区)中。此外，存储器管理电路202具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元104被致能时，微处理器单元会先执行此开机码来将储存于可复写式非挥发性存储器模块106中的控制指令载入至存储器管理电路202的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
此外，在本发明另一范例实施例中，存储器管理电路202的控制指令也可以一硬件型式来实作。例如，存储器管理电路202包括微控制器、存储器管理单元、存储器写入单元、存储器读取单元、存储器抹除单元与数据处理单元。存储器管理单元、存储器写入单元、存储器读取单元、存储器抹除单元与数据处理单元是电性连接至微控制器。其中，存储器管理单元用以管理可复写式非挥发性存储器模块106的实体抹除单元；存储器写入单元用以对可复写式非挥发性存储器模块106下达写入指令以将数据写入至可复写式非挥发性存储器模块106中；存储器读取单元用以对可复写式非挥发性存储器模块106下达读取指令以从可复写式非挥发性存储器模块106中读取数据；存储器抹除单元用以对可复写式非挥发性存储器模块106下达抹除指令以将数据从可复写式非挥发性存储器模块106中抹除；而数据处理单元用以处理欲写入至可复写式非挥发性存储器模块106的数据以及从可复写式非挥发性存储器模块106中读取的数据。
主机接口204是电性连接至存储器管理电路202并且用以接收与识别主机***1000所传送的指令与数据。也就是说，主机***1000所传送的指令与数据会通过主机接口204来传送至存储器管理电路202。在本范例实施例中，主机接口204是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口204也可以是相容于PATA标准、IEEE1394标准、PCI Express标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口206是电性连接至存储器管理电路202并且用以存取可复写式非挥发性存储器模块106。也就是说，欲写入至可复写式非挥发性存储器模块106的数据会经由存储器接口206转换为可复写式非挥发性存储器模块106所能接受的格式。
在本发明一范例实施例中，存储器控制电路单元104还包括缓冲存储器252、电源管理电路254与错误校验与校正电路256。
缓冲存储器252是电性连接至存储器管理电路202并且用以暂存来自于主机***1000的数据与指令或来自于可复写式非挥发性存储器模块106的数据。
电源管理电路254是电性连接至存储器管理电路202并且用以控制存储器储存装置100的电源。
错误校验与校正电路256是电性连接至存储器管理电路202并且用以确保数据的正确性。具体来说，当存储器管理电路202从主机***1000中接收到写入指令时，错误校验与校正电路256会为对应此写入指令的数据产生对应的错误校正码(error correctingcode,简称ECC)，并且存储器管理电路202会将数据与对应的错误校正码写入至可复写式非挥发性存储器模块106中。之后，当存储器管理电路202从可复写式非挥发性存储器模块106中读取数据时也会读取此数据对应的错误校正码，并且错误校验与校正电路256会依据此错误校正码来校验或校正数据中的错误位元。在此范例实施例中，错误校验与校正电路256所使用的是奇偶校验码。此奇偶校验码可以是任意一个会用到奇偶位元(parity bit)的错误校正码，例如为汉明(hamming)码、低密度奇偶校验码(low density parity code,简称LDPC)，或者是其他会使用奇偶校验矩阵的错误校正码。以下将举例详细说明编码与解码的过程。
错误校验与校正电路256所使用的奇偶校验码是对应至一奇偶校验矩阵，其是用以判断一个码字是否为有效的码字。具体来说，以下将奇偶校验矩阵标记为矩阵H，并且一码字标记为CW。依照以下方程序(1)，若奇偶校验矩阵H与码字CW的相乘是零向量，表示码字CW为有效的码字。值得注意的是，本范例实施例中所指的矩阵相乘与矩阵相加都是模2(mod2)的矩阵相乘与矩阵相加。
H×CWT=0…(1)
其中矩阵H的维度是m-乘-n(m-by-n)，码字CW的维度是1-乘-n。m与n为正整数。码字CW中包括了信息位元与奇偶位元，即码字CW可以表示成[M P]，其中向量M是由信息位元所组成，向量P是由奇偶位元所组成。向量M的维度是1-乘-(n-k)，而向量P的维度是1-乘-k，其中k为正整数。换言之，码字CW中具有n位元，其中的信息位元的长度为(n-k)位元，并且奇偶位元的长度是k位元。类似地，奇偶校验矩阵H中会包括一信息部分矩阵(标记为H1)与一奇偶部份矩阵(标记为H2)，即奇偶校验矩阵H可以表示为[H1 H2]。其中信息部分矩阵H1的维度是m-乘-(n-k)，奇偶部分矩阵H2的维度是m-乘-k。因此，方程序(1)可以改写为以下方程序(2)，藉此可以根据向量M来计算出向量P。
H1×MT+H2×PT=0
由于方程序(2)中需要执行反矩阵的运算，因此一般来说会用一个产生矩阵(标记为矩阵G)来代替，使得以下方程序(3)会被满足。
M×G=[M P]…(3)
其中产生矩阵G的维度是(n-k)-乘-n。然而，本领域具有通常知识者应可根据奇偶校验矩阵H来求得产生矩阵G，在此并不赘述。
图4是根据一范例实施例示出编码与解码的示意图。
请参照图4，错误校验与校正电路256包括编码电路410与解码电路420。在此假设存储器管理电路202要将多个信息位元(也称第二信息位元)写入至可复写式非挥发性存储器模块106中。编码电路410会将这些信息位元所形成的向量M与产生矩阵G相乘以产生码字CW(如上述方程序(3))，接下来存储器管理电路202会将码字CW写入至可复写式非挥发性存储器模块106中。
接下来在某一时间点，存储器管理电路202从主机***1000接收到一个读取指令，其是要读取码字CW所属的逻辑位址。在接收到此读取指令以后，存储器管理电路202会从可复写式非挥发性存储器模块106中读取到码字CW1。注意的是，码字CW1中可能有一或多个错误位元，因此码字CW1与码字CW可能是相同或是不相同。码字CW1中同样包括了信息位元(也称第一信息位元)与奇偶位元(也称第一奇偶位元)，其中信息位元组成向量M1，而奇偶位元组成向量P1。向量M1会被传送给编码电路410，并且编码电路410会对向量M1执行属于奇偶编码的编码程序以产生多个奇偶位元(也称第二奇偶位元，组成向量P2)。解码电路420会接收向量P1与向量P2，并且根据向量P1与向量P2产生对应至码字CW1的多个校验子(syndrome)。这些校验子是用以判断码字CW1是否为有效的码字，若每一个校验子都为0，则表示码字CW1为有效的码字。特别的是，这些校验子等同于以下方程序(4)所产生的校验子(组成向量S)。
H×CW1T=S…(4)
向量S的维度是m-乘-1，即这些校验子的长度是m位元。本范例实施例是将方程序(4)的运算简化，使得编码电路410也会在产生校验子的解码程序中被使用，藉此可以减少解码电路420的复杂度。
举例来说，编码电路410是将向量M1与产生矩阵G相乘以产生向量P2，使得向量M1与向量P2会组成有效的码字。以另一个角度来说，编码电路410产生向量P2的运算可表示为以下方程序(5)。换言之，奇偶校验矩阵H与向量[M1P2]的相乘会是零向量。
M1×G=[M1 P2],s.t.H×[M1 P2]T=0 …(5)
更进一步来说，若将奇偶校验矩阵H分为信息部分矩阵H1与奇偶部份矩阵H2，则上述方程序(5)可改写为以下方程序(6)，并且上述方程序(4)可以改写为以下方程序(7)。
H×[M1 P2]T=0
S=H×CW1 T=H×[M1 P1]T=H1×M1 T+H2×P1 T …(7)
若把方程序(6)代入方程序(7)，便可得到以下方程序(8)。
S=H2×P2 T+H2×P1 T=H2×(P2+P1)T…(8)
换言之，解码电路420是将第一奇偶位元所形成的向量P1与第二奇偶位元所形成的向量P2相加以产生一个第一向量，并且将奇偶部分矩阵H2与此第一向量相乘以产生对应码字CW1的校验子(形成向量S)。如此一来，解码电路420至少不用包括相关于信息部分矩阵H1的电路。
图5是根据一范例实施例示出奇偶校验码的解码方法的流程图。
请参照图5，在步骤S501中，从可复写式非挥发性存储器模块106中读取属于一奇偶校验码的码字，其中该码字包括多个信息位元与多个第一奇偶位元。在步骤S502中，对所述的信息位元进行奇偶校验码的编码程序以产生多个第二奇偶位元。在步骤S503中，根据第一奇偶位元与第二奇偶位元产生对应该码字的多个校验子，其中这些校验子是用以判断该码字是否为有效的码字。
然而，图5中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图5中各步骤可以实作为多个程序码或是电路，本发明并不在此限。此外，图5的方法可以搭配以上实施例使用，也可以单独使用，本发明并不在此限。
综上所述，本发明范例实施例提出的解码方法、存储器储存装置与存储器控制电路单元中，编码电路会被重复利用以产生第二奇偶位元。此外，第一奇偶位元与第二奇偶位元(而非信息位元)会被用来产生校验子，藉此减少解码电路的复杂度。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (18)
1.一种奇偶校验码的解码方法，其特征在于，包括：
从一可复写式非挥发性存储器模块中读取属于该奇偶校验码的一码字，其中该码字包括多个第一信息位元与多个第一奇偶位元；
对该些第一信息位元进行该奇偶校验码的一编码程序以产生多个第二奇偶位元；以及
根据该些第一奇偶位元与该些第二奇偶位元产生对应该码字的多个校验子，其中该些校验子是用以判断该码字是否为有效的码字，对应该奇偶校验码的一奇偶校验矩阵包括一奇偶部分矩阵，且根据该些第一奇偶位元与该些第二奇偶位元产生对应该码字的该些校验子的步骤包括：
将该些第一奇偶位元所形成的向量与该些第二奇偶位元所形成的向量相加以产生一第一向量；以及
将该奇偶部分矩阵与该第一向量相乘以产生对应该码字的该些校验子。
2.根据权利要求1所述的解码方法，其特征在于，该奇偶校验码对应至该奇偶校验矩阵与一产生矩阵，其中对该些第一信息位元进行该奇偶校验码的该编码程序以产生该些第二奇偶位元的步骤包括：
将该些第一信息位元所形成的向量与该产生矩阵相乘以产生该些第二奇偶位元，使得该奇偶校验矩阵乘上该些第一信息位元与该些第二奇偶位元所形成的向量的结果是零向量。
3.根据权利要求2所述的解码方法，其特征在于，在读取该码字的步骤之前，该解码方法还包括：
将多个第二信息位元所形成的向量与该产生矩阵相乘以产生该码字；以及
将该码字写入至该可复写式非挥发性存储器模块。
4.根据权利要求2所述的解码方法，其特征在于，该奇偶校验矩阵还包括一信息部分矩阵。
5.根据权利要求4所述的解码方法，其特征在于，该奇偶校验矩阵的维度是m-乘-n，该信息部分矩阵的维度是m-乘-(n-k)，该奇偶部分矩阵的维度是m-乘-k，其中m,n,与k为正整数，
其中该码字的长度为n位元，该些校验子的长度为m位元，并且该些第一奇偶位元的长度为k位元。
6.根据权利要求1所述的解码方法，其特征在于，该奇偶校验码为一低密度奇偶校验码。
7.一种存储器储存装置，其特征在于，包括：
一连接接口单元，用以电性连接至一主机***；
一可复写式非挥发性存储器模块，包括多个实体抹除单元；以及
一存储器控制电路单元，电性连接至该连接接口单元与该可复写式非挥发性存储器模块，用以从该可复写式非挥发性存储器模块中读取属于一奇偶校验码的一码字，其中该码字包括多个第一信息位元与多个第一奇偶位元，
其中，该存储器控制电路单元用以对该些第一信息位元进行该奇偶校验码的一编码程序以产生多个第二奇偶位元，并且根据该些第一奇偶位元与该些第二奇偶位元产生对应该码字的多个校验子，其中该些校验子是用以判断该码字是否为有效的码字，对应该奇偶校验码的一奇偶校验矩阵包括一奇偶部分矩阵，且该存储器控制电路单元根据该些第一奇偶位元与该些第二奇偶位元产生对应该码字的该些校验子的操作包括：
将该些第一奇偶位元所形成的向量与该些第二奇偶位元所形成的向量相加以产生一第一向量；以及
将该奇偶部分矩阵与该第一向量相乘以产生对应该码字的该些校验子。
8.根据权利要求7所述的存储器储存装置，其特征在于，该奇偶校验码对应至该奇偶校验矩阵与一产生矩阵，该存储器控制电路单元对该些第一信息位元进行该奇偶校验码的该编码程序以产生该些第二奇偶位元的操作包括：
该存储器控制电路单元将该些第一信息位元所形成的向量与该产生矩阵相乘以产生该些第二奇偶位元，使得该奇偶校验矩阵乘上该些第一信息位元与该些第二奇偶位元所形成的向量的结果是零向量。
9.根据权利要求8所述的存储器储存装置，其特征在于，该存储器控制电路单元还用以将多个第二信息位元所形成的向量与该产生矩阵相乘以产生该码字，并且将该码字写入至该可复写式非挥发性存储器模块。
10.根据权利要求8所述的存储器储存装置，其特征在于，该奇偶校验矩阵还包括一信息部分矩阵。
11.根据权利要求10所述的存储器储存装置，其特征在于，该奇偶校验矩阵的维度是m-乘-n，该信息部分矩阵的维度是m-乘-(n-k)，该奇偶部分矩阵的维度是m-乘-k，其中m,n,与k为正整数，
其中该码字的长度为n位元，该些校验子的长度为m位元，并且该些第一奇偶位元的长度为k位元。
12.根据权利要求7所述的存储器储存装置，其特征在于，该奇偶校验码为一低密度奇偶校验码。
13.一种存储器控制电路单元，其特征在于，用于控制一可复写式非挥发性存储器模块，该存储器控制电路单元包括：
一主机接口，用以电性连接至一主机***；
一存储器接口，用以电性连接至该可复写式非挥发性存储器模块；
一存储器管理电路，电性连接至该主机接口与该存储器接口，用以从该可复写式非挥发性存储器模块中读取属于一奇偶校验码的一码字，其中该码字包括多个第一信息位元与多个第一奇偶位元；以及
一错误校验与校正电路，包括一编码电路与一解码电路，
其中该编码电路用以对该些第一信息位元进行该奇偶校验码的一编码程序以产生多个第二奇偶位元，
其中该解码电路用以根据该些第一奇偶位元与该些第二奇偶位元产生对应该码字的多个校验子，其中该些校验子是用以判断该码字是否为有效的码字，对应该奇偶校验码的一奇偶校验矩阵包括一奇偶部分矩阵，且该解码电路根据该些第一奇偶位元与该些第二奇偶位元产生对应该码字的该些校验子的操作包括：
将该些第一奇偶位元所形成的向量与该些第二奇偶位元所形成的向量相加以产生一第一向量；以及
将该奇偶部分矩阵与该第一向量相乘以产生对应该码字的该些校验子。
14.根据权利要求13所述的存储器控制电路单元，其特征在于，该奇偶校验码对应至该奇偶校验矩阵与一产生矩阵，该编码电路用以将该些第一信息位元所形成的向量与该产生矩阵相乘以产生该些第二奇偶位元，使得该奇偶校验矩阵乘上该些第一信息位元与该些第二奇偶位元所形成的向量的结果是零向量。
15.根据权利要求14所述的存储器控制电路单元，其特征在于，该编码电路还用以将多个第二信息位元所形成的向量与该产生矩阵相乘以产生该码字，并且该存储器管理电路还用以将该码字写入至该可复写式非挥发性存储器模块。
16.根据权利要求14所述的存储器控制电路单元，其特征在于，该奇偶校验矩阵还包括一信息部分矩阵。
17.根据权利要求16所述的存储器控制电路单元，其特征在于，该奇偶校验矩阵的维度是m-乘-n，该信息部分矩阵的维度是m-乘-(n-k)，该奇偶部分矩阵的维度是m-乘-k，其中m,n,与k为正整数，
其中该码字的长度为n位元，该些校验子的长度为m位元，并且该些第一奇偶位元的长度为k位元。
18.根据权利要求13所述的存储器控制电路单元，其特征在于，该奇偶校验码为一低密度奇偶校验码。
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