CN110008145B - 数据保护方法、存储器控制电路单元与存储器存储装置 - Google Patents

Abstract

本发明提供一种数据保护方法、存储器控制电路单元与存储器存储装置。本方法包括根据写入至第一超实体单元的第一数据产生第一暂时奇偶校验码组；将写入至第二超实体单元的第二数据和第一暂时奇偶校验码组执行逻辑运算以产生第二暂时奇偶校验码组；以及当第一超实体单元的所有数据皆为无效数据时，将第二暂时奇偶校验码与第一数据执行逻辑运算以产生更新奇偶校验码组。

Description

数据保护方法、存储器控制电路单元与存储器存储装置

技术领域

本发明涉及一种用于可复写式非易失性存储器的数据保护方法及使用此方法的存储器控制电路单元与存储器存储装置。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

一般来说，可复写式非易失性存储器模块包括多个超实体单元，每一个超实体单元的实体抹除单元分别地包括多个实体程序化单元，每一个超实体单元可具有多个超实体程序化单元。也就是说，每一个超实体单元的其中一个超实体程序化单元是由每一个超实体单元的每一实体抹除单元的其中一个实体程序化单元所组成。特别是，超实体单元的一个超实体程序化单元中不同的实体程序化单元可以同步或部分同地被程序化。

以一个超实体单元包括的多个实体抹除单元分别属于8个不同的存储器平面(即plane)为例说明。现有的技术是在对可复写式非易失性存储器模块中存储的数据进行保护时，利用一组奇偶校验码对可复写式非易失性存储器模块中属于不同存储器平面的每一个实体抹除单元进行保护。例如，当接收到写入指令将数据写入一个超实体单元，在将数据写入所述超实体单元同时，会根据至每一个实体抹除单元中的数据产生用以保护数据的奇偶校验码。由于是以实体抹除单元为保护单元，因此所产生的奇偶校验码需要存储于一个实体抹除单元中。也就是说，以属于不同存储器平面的8个实体抹除单元为一组来配置奇偶校验码时，需要一个实体抹除单元来存储奇偶校验码，而使整体可存储空间减少1/8。

基于上述，要以实体抹除单元为数据保护单位，现有的技术需要大量的存储空间。然而，可复写式非易失性存储器模块的存储空间是有限的，因此如何能够在减少所存储的奇偶校验码的数据量下同时维持存储数据的可靠度，是此领域技术人员所关注的课题。

发明内容

本发明提供了一种数据保护方法、存储器控制电路单元以及存储器存储装置。不仅对存储在可复写式非易失性存储器模块的数据进行有效保护，还可以对一定数目的超实体单元进行保护，节省了存储奇偶校验码所需的空间。

本发明的一范例实施例提出一种数据保护方法，其用于一可复写式非易失性存储器模块。可复写式非易失性存储器模块包括多个超实体单元。此数据保护方法包括：将第一数据写入至第一超实体单元；根据第一数据产生第一暂时奇偶校验码组；将第二数据写入至第二超实体单元中；将第二数据和第一暂时奇偶校验码组执行逻辑运算以产生第二暂时奇偶校验码组。此外，此数据保护方法还包括当第一超实体单元的所有数据皆为无效数据时，将第二暂时奇偶校验码组与存储在第一超实体单元中的第一数据执行逻辑运算以产生更新奇偶校验码组。

在本发明的一范例实施例中，上述的数据保护方法还包括：将所述第一超实体单元和所述第二超实体单元关联为一第一实体单元阵列；以及将所述更新奇偶校验码组作为所述第一实体单元阵列的一第一奇偶校验码组。

在本发明的一范例实施例中，上述数据保护方法还包括：在上述第一实体单元阵列的第一超实体单元的所有数据皆为无效数据之前，将第三数据写入多个超实体单元的第三超实体单元中；以及将第三数据和第二暂时奇偶校验码组执行逻辑运算以产生第三暂时奇偶校验码组。

在本发明的一范例实施例中，上述第一超实体单元包括多个实体抹除单元，第一超实体单元的实体抹除单元分别地包括多个实体程序化单元，且第一超实体单元的每一实体抹除单元属于不同的存储器平面。

在本发明的一范例实施例中，上述数据保护方法还包括：将第一实体单元阵列的超实体单元和另一实体单元阵列的超实体单元合并为新实体单元阵列；将第一实体单元阵列的第一奇偶校验码组和所述另一实体单元阵列的另一奇偶校验码组执行所述逻辑运算所获得的值作为对应新实体单元阵列的新奇偶校验码组。

在本发明的一范例实施例中，上述关联至第一实体单元阵列的超实体单元的数目不大于一预先定义门槛值，关联至另一实体单元阵列的超实体单元的数目不大于预先定义门槛值，并且关联至新实体单元阵列的超实体单元的数目不大于预先定义门槛值。

在本发明的一范例实施例中，上述逻辑运算为XOR运算。

本发明的一范例实施例提出一种存储器控制电路单元，用于控制可复写式非易失性存储器模块。存储器控制电路单元包括主机接口、存储器接口与存储器管理电路。主机接口用以电性连接至一主机***。存储器接口用以电性连接至可复写式非易失性存储器模块。可复写式非易失性存储器模块包括多个超实体单元。存储器管理电路电性连接至主机接口与存储器接口。在此，存储器管理电路用以将第一数据写入至第一超实体单元。此外，存储器管理电路还用以根据第一数据产生第一暂时奇偶校验码组，将第二数据写入至第二超实体单元中，将第二数据和第一暂时奇偶校验码组执行逻辑运算以产生第二暂时奇偶校验码组。此外，当第一超实体单元的所有数据皆为无效数据时，存储器管理电路还用以将第二暂时奇偶校验码组与存储在第一超实体单元中的第一数据执行逻辑运算以产生更新奇偶校验码组。

在本发明的一范例实施例中，存储器管理电路用以将第一超实体单元和第二超实体单元关联为第一实体单元阵列；以及存储器管理电路用以将更新奇偶校验码组作为第一实体单元阵列的第一奇偶校验码组。

在本发明的一范例实施例中，在第一实体单元阵列的第一超实体单元的所有数据皆为无效数据之前，上述存储器管理电路还用以将第三数据写入第三超实体单元，将第三数据和第二暂时奇偶校验码组执行逻辑运算以产生第三暂时奇偶校验码组。

在本发明的一范例实施例中，上述存储器管理电路还用以将第一实体单元阵列的超实体单元和另一实体单元阵列的超实体单元合并为新实体单元阵列，将第一实体单元阵列的第一奇偶校验码组和另一实体单元阵列的第一奇偶校验码组执行逻辑运算所获得的值作为对应新实体单元阵列的第一奇偶校验码组。

本发明的一范例实施例提出一种存储器存储装置，其包括连接器、可复写式非易失性存储器模块以及存储器控制电路单元。连接器用以电性连接至主机***。可复写式非易失性存储器模块包括多个超实体单元。存储器控制电路单元电性连接至连接器与可复写式非易失性存储器模块。在此，存储器控制电路单元用以将第一数据写入至第一超实体单元中，根据第一数据产生第一暂时奇偶校验码组，将第二数据写入至第二超实体单元中，将第二数据和第一暂时奇偶校验码组执行逻辑运算以产生第二暂时奇偶校验码组。此外，当第一超实体单元的所有数据皆为无效数据时，上述存储器控制电路单元还用以将第二暂时奇偶校验码组与存储在第一超实体单元中的第一数据执行逻辑运算以产生更新奇偶校验码组。

在本发明的一范例实施例中，所述存储器控制电路单元用以将所述第一超实体单元和所述第二超实体单元关联为一第一实体单元阵列；以及所述存储器控制电路单元用以将所述更新奇偶校验码组作为所述第一实体单元阵列的一第一奇偶校验码组。

在本发明的一范例实施例中，在第一实体单元阵列的第一超实体单元的所有数据皆为无效数据之前，上述存储器控制电路单元还用以将第三数据写入第三超实体单元中，将第三数据和第二暂时奇偶校验码组执行逻辑运算以产生第三暂时奇偶校验码组。

在本发明的一范例实施例中，上述存储器控制电路单元还用以将第一实体单元阵列的超实体单元和另一实体单元阵列的超实体单元合并为新实体单元阵列，将第一实体单元阵列的第一奇偶校验码组和另一实体单元阵列的另一奇偶校验码组执行逻辑运算所获得的值作为对应新实体单元阵列的新奇偶校验码组。

基于上述，本发明范例实施例的数据保护方法、存储器控制电路单元以及存储器存储装置，能够在任一实体抹除单元出现错误时，利用其它实体抹除单元的数据以及产生的奇偶校验码恢复所述出现错误的实体抹除单元存储的数据，不仅对存储在可复写式非易失性存储器模块的数据进行有效保护，还可以利用奇偶校验码组对一定数目的超实体单元进行保护，同时节省了存储奇偶校验码所需的空间。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据一范例实施例所示出的主机***、存储器存储装置及输入/输出(I/O)装置的示意图；

图2是根据另一范例实施例所示出的主机***、存储器存储装置及输入/输出(I/O)装置的示意图；

图3是根据另一范例实施例所示出的主机***与存储器存储装置的示意图；

图4是根据一范例实施例所示出的主机***与存储器存储装置的概要方块图；

图5是根据一范例实施例所示出的存储器控制电路模块的概要方块图；

图6是根据本发明一范例实施例所示出的超实体单元的概要方块图；

图7～图10是根据本发明一范例实施例所示出的写入数据至超实体单元的示意图；

图11是根据本发明一范例实施例所示出的第一实体单元阵列的示意图；

图12及图13是根据本发明一范例实施例所示出的产生更新奇偶校验码组的示意图；

图14～图16是根据本发明一范例实施例所示出的执行实体单元阵列合并操作的示意图；

图17是根据本发明一范例实施例所示出的数据保护方法的流程图；

图18是根据本发明另一范例实施例所示出的数据保护方法的流程图；

图19是根据本发明另一范例实施例所示出的数据保护方法的流程图。

附图标记说明

10：存储器存储装置；

11：主机***；

12：输入/输出(I/O)装置；

110：***总线；

111：处理器；

112：随机存取存储器(RAM)；

113：只读存储器(ROM)；

114：数据传输接口；

20：主机板；

201：U盘；

202：存储卡；

203：固态硬盘；

204：无线存储器存储装置；

205：全球定位***模块；

206：网络接口卡；

207：无线传输装置；

208：键盘；

209：屏幕；

210：喇叭；

30：存储器存储装置；

31：主机***；

32：SD卡；

33：CF卡；

34：嵌入式存储装置；

341：嵌入式多媒体卡；

342：嵌入式多芯片封装存储装置；

402：连接接口单元；

404：存储器控制电路单元；

406：可复写式非易失性存储器模块；

502：存储器管理电路；

504：主机接口；

506：存储器接口；

508：缓冲存储器；

510：电源管理电路；

512：错误检查与校正电路；

310、320、330、340、430、440：超实体单元；

3101、3102、3103、3104、3105、3106、3107、3108：实体抹除单元；

31011、31021、31031、31041、31051、31061、31071、31081：实体程序化单元；

311、312、313、314、315、316、321、322、323、324、325、326、331、332、333、334、335、336、341、342、343、344、345、346：超实体程序化单元；

D1：第一数据；

D2：第二数据；

D3：第三数据；

D4：第四数据；

P1：第一暂时奇偶校验码组；

P2：第二暂时奇偶校验码组；

P3：第三暂时奇偶校验码组；

P4：第四暂时奇偶校验码组；

PA、PC：第一奇偶校验码组；

PA’：第一更新奇偶校验码组；

PA”：第二更新奇偶校验码组；

PB：第二奇偶校验码组；

R1：第一实体单元阵列；

R2：第二实体阵列；

R3：新实体单元阵列；

S1701：将第一数据写入至可复写式非易失性存储器模块406的多个超实体单元之中的第一超实体单元的步骤；

S1703：根据第一数据产生第一暂时奇偶校验码组的步骤；

S1705：将第二数据写入至可复写式非易失性存储器模块406的多个超实体单元之中的第二超实体单元的步骤；

S1707：将第二数据和第一暂时奇偶校验码组执行逻辑运算以产生第二暂时奇偶校验码组的步骤；

S1801：对第一超实体单元执行有效数据合并操作的步骤；

S1803：判断第一超实体单元的所有数据是否皆为无效数据的步骤；

S1805：将第二暂时奇偶校验码组与存储在第一超实体单元的第一数据执行逻辑运算以产生更新奇偶校验码组的步骤；

S1901：将第一超实体单元和第二超实体单元关联为第一实体单元阵列的步骤；

S1903：将更新奇偶校验码组作为第一实体单元阵列的第一奇偶校验码组的步骤；

S1905：将第一实体单元阵列的实体抹除单元和另一实体单元阵列的实体抹除单元合并为新实体单元阵列的步骤；

S1907：将第一实体单元阵列的第一奇偶校验码组和另一实体单元阵列的另一奇偶校验码组执行逻辑运算所获得的值作为对应新实体单元阵列的新奇偶校验码组的步骤。

具体实施方式

一般而言，存储器存储装置(也称，存储器存储***)包括可复写式非易失性存储器模块与控制器(也称，控制电路单元)。通常存储器存储装置是与主机***一起使用，以使主机***可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据一范例实施例所示出的主机***、存储器存储装置及输入/输出(I/O)装置的示意图，并且图2是根据另一范例实施例所示出的主机***、存储器存储装置及输入/输出(I/O)装置的示意图。

请参照图1与图2，主机***11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆电性连接至***总线(system bus)110。

在本范例实施例中，主机***11是通过数据传输接口114与存储器存储装置10电性连接。例如，主机***11可通过数据传输接口114将数据写入至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机***11是通过***总线110与I/O装置12电性连接。例如，主机***11可通过***总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114是可设置在主机***11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以通过有线或无线方式电性连接至存储器存储装置10。存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通讯(Near FieldCommunication Storage,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板20也可以通过***总线110电性连接至全球定位***(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，所提及的主机***为可实质地与存储器存储装置配合以存储数据的任意***。虽然在上述范例实施例中，主机***是以电脑***来作说明，然而，图3是根据另一范例实施例所示出的主机***与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机***31也可以是数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等***，而存储器存储装置30可为其所使用的SD卡32、CF卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embeddedMMC,eMMC)341和/或嵌入式多芯片封装存储装置(embedded Multi Chip Package,eMCP)342等各类型将存储器模块直接电性连接于主机***的基板上的嵌入式存储装置。

图4是根据一范例实施例所示出的主机***与存储器存储装置的概要方块图。

请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。

在本范例实施例中，连接接口单元402是相容于安全数字(Secure Digital,SD)接口标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合串行该机技术附件(Serial Advanced Technology Attachment,SATA)标准、并行高级技术附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、多芯片封装(Multi-Chip Package)接口标准、多媒体存储卡(Multi Media Card,MMC)接口标准、嵌入式多媒体存储卡(Embedded Multimedia Card,eMMC)接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、嵌入式多芯片封装(embedded MultiChip Package,eMCP)接口标准、小型快闪(Compact Flash,CF)接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。在本范例实施例中，连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路模块的芯片外。

存储器控制电路单元404用以执行以硬件型式或固体型式实作的多个逻辑门或控制指令，并且根据主机***11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等操作。

可复写式非易失性存储器模块406是电性连接至存储器控制电路单元404并且用以存储主机***11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、复数阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

图5是根据一范例实施例所示出的存储器控制电路模块的概要方块图。

请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504与存储器接口506。

存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。

在本范例实施例中，存储器管理电路502的控制指令是以固体型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在本发明另一范例实施例中，存储器管理电路502的控制指令也可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放***数据的***区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有驱动码，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此驱动码段来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

此外，在本发明另一范例实施例中，存储器管理电路502的控制指令也可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。其中，存储单元管理电路用以管理可复写式非易失性存储器模块406的实体抹除单元；存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令以将数据写入至可复写式非易失性存储器模块406中；存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令以从可复写式非易失性存储器模块406中读取数据；存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令以将数据从可复写式非易失性存储器模块406中抹除；而数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。

主机接口504是电性连接至存储器管理电路502并且用以电性连接至连接接口单元402，以接收与识别主机***11所传送的指令与数据。也就是说，主机***11所传送的指令与数据会通过主机接口504来传送至存储器管理电路502。在本范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504也可以是相容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、UHS-I接口标准、UHS-II接口标准、SD标准、MS标准、MMC标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口506是电性连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会通过存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。

在一范例实施例中，存储器控制电路单元404还包括缓冲存储器508、电源管理电路510与错误检查与校正电路512。

缓冲存储器508是电性连接至存储器管理电路502并且用以暂存来自于主机***11的数据与指令或来自于可复写式非易失性存储器模块406的数据。

电源管理电路510是电性连接至存储器管理电路502并且用以控制存储器存储装置10的电源。

错误检查与校正电路512是电性连接至存储器管理电路502并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路502从主机***11中接收到写入指令时，错误检查与校正电路512会为对应此写入指令的数据产生对应的错误检查与校正码(Error Checking and Correcting Code,ECC Code)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误检查与校正码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误检查与校正码，并且错误检查与校正电路512会根据此错误检查与校正码对所读取的数据执行错误检查与校正程序。

在本范例实施例中，错误检查与校正电路512是以低密度奇偶检查码(lowdensity parity code，LDPC)来实作。然而，在另一范例实施例中，错误检查与校正电路512也可以BCH码、回旋码(convolutional code)、涡轮码(turbo code)、比特翻转(bitflipping)等编码/解码算法来实作。

具体来说，存储器管理电路202会依据所接收的数据及对应的错误检查与校正码(以下也称为错误校正码)来产生错误校正码框(ECC Frame)并且将错误校正码框写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406读取数据时，错误检查与校正电路512会根据错误校正码框中的错误校正码来验证所读取的数据的正确性。

以下描述存储器管理电路502、主机接口504与存储器接口506、缓冲存储器508、电源管理电路510与错误检查与校正电路512所执行的操作，也可参考为由存储器控制电路单元404所执行。

在本范例实施例中，可复写式非易失性存储器模块406包括多个实体抹除单元且每一实体抹除单元包括多个实体程序化单元。特别是，存储器管理电路502会将属于不同存储器平面(plane)的数个实体抹除单元组合为一个超实体单元来进行操作(例如，数据写入操作、数据抹除操作)，而超实体单元的每一超实体程序化单元是由每一实体抹除单元的其中一个实体程序化单元所组成。

图6是根据本发明一范例实施例所示出的超实体单元的概要方块图。

请参照图6，以超实体单元310为例说明。存储器管理电路502将实体抹除单元3101、实体抹除单元3102、实体抹除单元3103、实体抹除单元3104、实体抹除单元3105、实体抹除单元3106、实体抹除单元3107、实体抹除单元3108(以下简称实体抹除单元3101～3108)群组为超实体单元310。

更具体地说，如图6所示，实体抹除单元3101的实体程序化单元31011、实体抹除单元3102的实体程序化单元31021、实体抹除单元3103的实体程序化单元31031、实体抹除单元3104的实体程序化单元31041、实体抹除单元3105的实体程序化单元31051、实体抹除单元3106的实体程序化单元31061、实体抹除单元3107的实体程序化单元31071、实体抹除单元3108的实体程序化单元31081共同构成超实体单元310的超实体程序化单元311。在本范例实施例中，超实体单元310所包括的实体抹除单元是属于不同的存储器平面，因此，超实体单元310的一个超实体程序化单元311中不同的实体程序化单元可以同时被程序化。

在本范例实施例中，为了方便说明，在本范例实施例中，超实体单元310、超实体单元320、超实体单元330、超实体单元340(以下简称超实体单元310～340)分别包括6个超实体程序化单元，然而本发明不限于此。

具体地说，超实体单元310包括超实体程序化单元311～316。超实体单元320包括超实体程序化单元321～326。超实体单元330包括超实体程序化单元331～336。超实体单元340包括超实体程序化单元341～346。

图7～图10是根据本发明一范例实施例所示出的写入数据至超实体单元的示意图。

请参考图7至图10，假设存储器控制电路单元404从主机***11接收写入指令以及对应此写入指令的第一数据D1，并且要将此第一数据D1写入至可复写式非易失性存储器模块406的超实体单元310。在此，存储器管理电路502会先将第一数据D1依照“超实体程序化单元”的大小分为多个子数据，并将此些符合“超实体程序化单元”的大小的多个子数据依序写入至超实体单元310中的超实体程序化单元311～316。

在存储器管理电路502将第一数据D1的符合“超实体程序化单元”的大小的多个子数据依序写入至超实体单元310的超实体程序化单元311～316的同时，会根据第一数据D1的多个子数据产生与第一数据D1的多个子数据分别对应的多个第一暂时奇偶校验码，并且此些第一暂时奇偶校验码构成第一暂时奇偶校验码组P1。

当存储器管理电路502要将第二数据D2写入至可复写式非易失性存储器模块406的超实体单元320时，存储器管理电路502会先将第二数据D2依照“超实体程序化单元”的大小分为多个子数据，并将此些符合“超实体程序化单元”的大小的多个子数据依序写入至超实体单元320中的超实体程序化单元321～326。

在存储器管理电路502将第二数据D2的符合“超实体程序化单元”的大小的多个子数据依序写入至超实体单元320中的超实体程序化单元321～326的同时，存储器管理电路502将依序写入至超实体单元320中的超实体程序化单元321～326的第二数据D2的多个子数据分别与第一暂时奇偶校验码组P1的多个第一暂时奇偶校验码执行逻辑运算，以对应地产生多个第二暂时奇偶校验码，而此些第二暂时奇偶校验码构成第二暂时奇偶校验码组P2。在此，此逻辑运算例如为XOR运算。

再请参照图9，当存储器管理电路502要将第三数据D3写入至可复写式非易失性存储器模块406的超实体单元330时，存储器控制电路单元404会先将第三数据D3依照“超实体程序化单元”的大小分为多个子数据，并将此些符合“超实体程序化单元”的大小的多个子数据依序写入至超实体单元330中的超实体程序化单元331～336。

在存储器管理电路502将第三数据D3的符合“超实体程序化单元”的大小的多个子数据依序写入至超实体单元330中的超实体程序化单元331～336的同时，存储器管理电路502将依序写入至超实体单元330中的超实体程序化单元331～336的第三数据D3的多个子数据分别与第二暂时奇偶校验码组P2的多个第二暂时奇偶校验码执行逻辑运算，以对应产生多个第三暂时奇偶校验码，而此些第三暂时奇偶校验码构成第三暂时奇偶校验码组P3。

类似地，当存储器管理电路502要将第四数据D4写入至可复写式非易失性存储器模块406的超实体单元340时，存储器管理电路502会先将第四数据D4依照“超实体程序化单元”的大小分为多个子数据，并将此些符合“超实体程序化单元”的大小的多个子数据依序写入至超实体单元340中的超实体程序化单元341～346。

在存储器管理电路502将第四数据D4的符合“超实体程序化单元”的大小的多个子数据依序写入至超实体单元340中的超实体程序化单元341～346的同时，存储器管理电路502将依序写入至超实体单元340中的超实体程序化单元341～346的第四数据D4的多个子数据分别与第三暂时奇偶校验码组P3的多个第三暂时奇偶校验码执行逻辑运算，以对应产生多个第四暂时奇偶校验码，而此些第四暂时奇偶校验码构成第四暂时奇偶校验码组P4。

特别是，在本范例实施例中，存储器管理电路502会将与所计算出的暂时奇偶校验码组相关的数个超实体单元关联成一个实体单元阵列，并存储其对应的奇偶校验码组，以在此实体单元阵列之中的任一个超实体单元中的数据无法被校正时，通过所存储的奇偶校验码组来校正错误的比特。

图11是根据本发明一范例实施例所示出的实体单元阵列的示意图。

在本范例实施例中，存储器管理电路502将超实体单元310～340关联为第一实体单元阵列R1。将第四暂时奇偶校验码组P4的多个第四暂时奇偶校验码作为第一实体单元阵列R1的多个第一奇偶校验码，此些第一奇偶校验码构成所述第一实体单元阵列R1的第一奇偶校验码组PA。

在本范例实施例中，当第一实体单元阵列R1的超实体单元310～340中的任一个实体抹除单元发生错误比特时，可以根据其他实体抹除单元上存储的数据以及第一实体单元阵列R1的第一奇偶校验码组PA获得发生错误比特的实体抹除单元中原本存储的数据，从而校正错误比特。例如，若存储在超实体单元310的实体抹除单元3101上的数据发生过多错误比特时，则可以根据超实体单元310的实体抹除单元3102～3108中存储的数据以及第一奇偶校验码组PA获得超实体单元310的实体抹除单元3101原本存储的数据。也就是说，第一实体单元阵列R1的第一奇偶校验码组PA可以保护关联至第一实体单元阵列R1的超实体单元310～340，即使其中任一个实体抹除单元上的数据发生过多错误比特，仍可以恢复此实体抹除单元上存储的数据。

图12及图13是根据本发明一范例实施例所示出的产生更新奇偶校验码组的示意图。

请参照图12与图13，在本范例实施例中，当写入第一实体单元阵列R1的超实体单元310的第一数据D1皆为无效数据时，此时需要将超实体单元310的所有无效数据删除。存储器管理电路502会将第一实体单元阵列R1的第一奇偶校验码组PA的第一奇偶校验码与存储在第一实体单元阵列R1的超实体单元310的第一数据D1的子数据执行此逻辑运算，以产生多个第一更新奇偶校验码，而此些第一更新奇偶校验码会构成第一更新奇偶校验码组PA’。之后，存储器管理电路502会对第一实体单元阵列R1的超实体单元310执行抹除操作。也就是说，存储在第一实体单元阵列R1的超实体单元310的超实体程序化单元311～316的第一数据D1会被删除。此时，超实体单元310为空的超实体单元，因此，存储器管理电路502会将其他非为空的超实体单元320～340重新关联为第一实体单元阵列R1，并且将第一更新奇偶校验码组PA’作为重新关联的第一实体单元阵列R1的第一奇偶校验码组PA。

类似地，当第一实体单元阵列R1的超实体单元320的第二数据D2皆为无效数据时，需要将超实体单元320的所有无效数据删除。存储器管理电路502会将上述重新关联的第一实体单元阵列R1的第一奇偶校验码组PA的多个第一奇偶校验码(即，第一更新奇偶校验码组PA’的多个第一更新奇偶校验码)与存储在第一实体单元阵列R1的超实体单元320的第二数据D2的多个子数据执行上述逻辑运算，以产生多个第二更新奇偶校验码，而此些第二更新奇偶校验码会构成第二更新奇偶校验码组PA”。之后，存储器管理电路502会对第一实体单元阵列R1的超实体单元320执行抹除操作。也就是说，存储在第一实体单元阵列R1的超实体单元320的超实体程序化单元321～326的第二数据D2会被删除。此时，超实体单元320为空的超实体单元，存储器管理电路502会将其他非为空的超实体单元330、超实体单元340重新关联为第一实体单元阵列R1，并将第二更新奇偶校验码组PA”作为重新关联的第一实体单元阵列R1的第一奇偶校验码组PA。

值得一提的是，在一范例实施例中，当数个实体单元阵列的超实体单元的数目小于预先定义门槛值时，存储器管理电路502会执行实体单元阵列合并操作。在此，此预先定义门槛值可视为可关联至一个实体单元阵列的超实体单元的最大数。例如，预先定义门槛值设定为4，也就是说，关联至一实体单元阵列的超实体单元的数目不大于4个。

图14～图16是根据本发明一范例实施例所示出的执行实体单元阵列合并操作的示意图。

请参考图14，第二实体阵列R2包括超实体单元430以及超实体单元440。

在本范例实施例中，关联为第二实体阵列R2的超实体单元430以及超实体单元440的多个子数据经逻辑运算后产生对应于第二实体阵列R2的第二奇偶校验码组PB的多个第二奇偶校验码。

如上所述，超实体单元310、超实体单元320的无效数据已被删除，仅超实体单元330、超实体单元340关联至第一实体阵列R1，且第一实体单元阵列R1的第一奇偶校验码组PA仅保护超实体单元330、超实体单元340。为避免多余的奇偶校验码浪费存储空间，存储器管理电路502会将第一实体阵列R1的超实体单元和第二实体单元阵列R2的超实体单元合并为新实体单元阵列R3，将第一实体阵列R1的第一奇偶校验码组PA(即，第二更新奇偶校验码组PA”)和第二实体单元阵列R2的第二奇偶校验码组PB执行逻辑运算获得多个新奇偶校验码，并且将多个新奇偶校验码构成的第一奇偶校验码组PC作为对应新实体单元阵列R3的第一奇偶校验码组PC，之后，存储器管理电路502会删除第一奇偶校验码组PA以及第二奇偶校验码组PB。

通过上述方式，不仅可以保证关联至实体单元阵列的超实体单元的数目不大于预先定义门槛值，并且保证奇偶校验码组可以保护最多的超实体单元，还可以删除多余的奇偶校验码组，以避免浪费存储空间。

值得一提的是，虽然本发明范例实施例是以可复写式非易失性存储器模块406包括两个实体单元阵列，每一个实体单元阵列包括4个超实体单元，每一个超实体单元包括6个超实体程序化单元为例来描述。但本发明不限于此。在其他实施例中，可复写式非易失性存储器模块406也可以包括更多或更少的实体单元阵列，每一个实体单元阵列也可以包括更多或更少的超实体单元，每一个超实体单元也可以包括更多或更少的超实体程序化单元。

图17是根据本发明一范例实施例所示出的数据保护方法的流程图。

请参照图17，在步骤S1701中，存储器管理电路502会将第一数据写入至可复写式非易失性存储器模块406的多个超实体单元之中的第一超实体单元。

在步骤S1703中，存储器管理电路502会根据第一数据产生第一暂时奇偶校验码组。在步骤S1705中，存储器管理电路502会将第二数据写入至可复写式非易失性存储器模块406的多个超实体单元之中的第二超实体单元。

在步骤S1707中，存储器管理电路502会将第二数据和第一暂时奇偶校验码组执行逻辑运算以产生第二暂时奇偶校验码组。

图18是根据本发明另一范例实施例所示出的数据保护方法的流程图。

在步骤S1801中，存储器管理电路502会对第一超实体单元执行有效数据合并操作，且在步骤S1803中判断第一超实体单元的所有数据是否皆为无效数据。

倘若第一超实体单元的所有数据皆为无效数据时，在步骤S1805中，存储器管理电路502会将第一奇偶校验码组与存储在第一超实体单元中的第一数据执行逻辑运算以产生更新奇偶校验码组。

图19是根据本发明另一范例实施例所示出的数据保护方法的流程图。

请参照图19，在步骤S1901中，存储器管理电路502会将第一超实体单元和第二超实体单元关联为第一实体单元阵列。在步骤S1903中，存储器管理电路502会将更新奇偶校验码组作为第一实体单元阵列的第一奇偶校验码组。在步骤S1905中，存储器管理电路502会将第一实体单元阵列的实体抹除单元和另一实体单元阵列的实体抹除单元合并为新实体单元阵列。在步骤S1907中，存储器管理电路502会将第一实体单元阵列的第一奇偶校验码组和所述另一实体单元阵列的第一奇偶校验码组执行逻辑运算所获得的值作为对应新实体单元阵列的新奇偶校验码组。

综上所述，本发明的数据保护方法、存储器控制电路单元以及存储器存储装置，能够在任一实体抹除单元出现过多错误比特时，利用其它实体抹除单元的数据以及产生的奇偶校验码组恢复所述出现错误比特的实体抹除单元存储的数据，不仅对存储在可复写式非易失性存储器模块的数据进行有效保护，还可以利用奇偶校验码组对一定数目的超实体单元进行保护，节省了奇偶校验码组所需的存储空间。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (20)

1.一种数据保护方法，用于可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个超实体单元，所述数据保护方法包括：

将第一数据写入至所述多个超实体单元之中的第一超实体单元；

根据所述第一数据产生第一暂时奇偶校验码组；

将第二数据写入至所述多个超实体单元之中的第二超实体单元；

将所述第二数据和所述第一暂时奇偶校验码组执行逻辑运算以产生第二暂时奇偶校验码组；

将所述第一超实体单元和所述第二超实体单元关联为第一实体单元阵列；

将所述第二暂时奇偶校验码组作为所述第一实体单元阵列的第一奇偶校验码组；以及

当所述第一超实体单元的所有数据皆为无效数据时，将所述第一奇偶校验码组与存储在所述第一超实体单元中的所述第一数据执行所述逻辑运算以产生更新奇偶校验码组。

2.根据权利要求1所述的数据保护方法，还包括：

将所述更新奇偶校验码组作为所述第一实体单元阵列的所述第一奇偶校验码组。

3.根据权利要求2所述的数据保护方法，还包括：

在所述第一实体单元阵列的第一超实体单元的所有数据皆为无效数据之前，将第三数据写入所述多个超实体单元的第三超实体单元；以及

将所述第三数据和所述第二暂时奇偶校验码组执行所述逻辑运算以产生第三暂时奇偶校验码组。

4.根据权利要求1所述的数据保护方法，其中所述第一超实体单元包括多个实体抹除单元，所述第一超实体单元的实体抹除单元分别地包括多个实体程序化单元，且所述第一超实体单元的每一实体抹除单元属于不同的存储器平面。

5.根据权利要求2所述的数据保护方法，还包括：

将所述第一实体单元阵列的超实体单元和另一实体单元阵列的超实体单元合并为新实体单元阵列；

将所述第一实体单元阵列的第一奇偶校验码组和所述另一实体单元阵列的另一奇偶校验码组执行所述逻辑运算所获得的值作为对应所述新实体单元阵列的新奇偶校验码组。

6.根据权利要求5所述的数据保护方法，其中关联至所述第一实体单元阵列的超实体单元的数目不大于预先定义门槛值，关联至所述另一实体单元阵列的超实体单元的数目不大于所述预先定义门槛值，并且关联至所述新实体单元阵列的超实体单元的数目不大于所述预先定义门槛值。

7.根据权利要求1所述的数据保护方法，其中所述逻辑运算为XOR运算。

8.一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，所述存储器控制电路单元包括：

主机接口，用以电性连接至主机***；

存储器接口，用以电性连接至所述可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个超实体单元；以及

存储器管理电路，电性连接至所述主机接口与所述存储器接口，

其中所述存储器管理电路用以将第一数据写入至所述多个超实体单元之中的第一超实体单元中；

其中所述存储器管理电路用以根据所述第一数据产生第一暂时奇偶校验码组；

其中所述存储器管理电路用以将第二数据写入至所述多个超实体单元之中的第二超实体单元中；

其中所述存储器管理电路用以将所述第二数据和所述第一暂时奇偶校验码组执行逻辑运算以产生第二暂时奇偶校验码组；

其中所述存储器管理电路用以将所述第一超实体单元和所述第二超实体单元关联为第一实体单元阵列；

其中所述存储器管理电路用以将所述第二暂时奇偶校验码组作为所述第一实体单元阵列的第一奇偶校验码组；以及

当所述第一超实体单元的所有数据皆为无效数据时，所述存储器管理电路用以将所述第一奇偶校验码组与存储在所述第一超实体单元中的所述第一数据执行所述逻辑运算以产生更新奇偶校验码组。

9.根据权利要求8所述的存储器控制电路单元，其中，

所述存储器管理电路用以将所述更新奇偶校验码组作为所述第一实体单元阵列的所述第一奇偶校验码组。

10.根据权利要求9所述的存储器控制电路单元，

其中，在所述第一实体单元阵列的第一超实体单元的所有数据皆为无效数据之前，所述存储器管理电路用以将第三数据写入所述多个超实体单元的第三超实体单元中；以及

其中，所述存储器管理电路还用以将所述第三数据和所述第二暂时奇偶校验码组执行所述逻辑运算以产生第三暂时奇偶校验码组。

11.根据权利要求8所述的存储器控制电路单元，其中所述第一超实体单元包括多个实体抹除单元，所述第一超实体单元的实体抹除单元分别地包括多个实体程序化单元，且所述第一超实体单元的每一实体抹除单元属于不同的存储器平面。

12.根据权利要求9所述的存储器控制电路单元，

其中，所述存储器管理电路用以将所述第一实体单元阵列的超实体单元和另一实体单元阵列的超实体单元合并为新实体单元阵列；

其中，所述存储器管理电路用以将所述第一实体单元阵列的第一奇偶校验码组和所述另一实体单元阵列的另一奇偶校验码组执行所述逻辑运算所获得的值作为对应所述新实体单元阵列的新奇偶校验码组。

13.根据权利要求12所述的存储器控制电路单元，

其中，关联至所述第一实体单元阵列的超实体单元的数目不大于预先定义门槛值，关联至所述另一实体单元阵列的超实体单元的数目不大于所述预先定义门槛值，并且关联至所述新实体单元阵列的超实体单元的数目不大于所述预先定义门槛值。

14.一种存储器存储装置，包括：

连接器，用以电性连接至主机***；

可复写式非易失性存储器模块，包括多个超实体单元；以及

存储器控制电路单元，电性连接至所述连接器与所述可复写式非易失性存储器模块，

其中所述存储器控制电路单元用以将第一数据写入至所述多个超实体单元之中的第一超实体单元；

其中所述存储器控制电路单元用以根据所述第一数据产生第一暂时奇偶校验码组；

其中所述存储器控制电路单元用以将第二数据写入至所述多个超实体单元之中的第二超实体单元；

其中所述存储器控制电路单元用以将所述第二数据和所述第一暂时奇偶校验码组执行逻辑运算以产生第二暂时奇偶校验码组；

其中所述存储器控制电路单元用以将所述第一超实体单元和所述第二超实体单元关联为第一实体单元阵列；

其中所述存储器控制电路单元用以将所述第二暂时奇偶校验码组作为所述第一实体单元阵列的第一奇偶校验码组；以及

当所述第一超实体单元的所有数据皆为无效数据时，所述存储器控制电路单元用以将所述第一奇偶校验码组与存储在所述第一超实体单元中的所述第一数据执行所述逻辑运算以产生更新奇偶校验码组。

15.根据权利要求14所述的存储器存储装置，其中，

所述存储器控制电路单元用以将所述更新奇偶校验码组作为所述第一实体单元阵列的所述第一奇偶校验码组。

16.根据权利要求15所述的存储器存储装置，其中，

在所述第一实体单元阵列的第一超实体单元的所有数据皆为无效数据之前，所述存储器控制电路单元用以将第三数据写入所述多个超实体单元的第三超实体单元；以及

其中所述存储器控制电路单元用以将所述第三数据和所述第二暂时奇偶校验码组执行所述逻辑运算以产生第三暂时奇偶校验码组。

17.根据权利要求14所述的存储器存储装置，其中所述第一超实体单元包括多个实体抹除单元，所述第一超实体单元的实体抹除单元分别地包括多个实体程序化单元，且所述第一超实体单元的每一实体抹除单元属于不同的存储器平面。

18.根据权利要求15所述的存储器存储装置，

其中所述存储器控制电路单元用以将所述第一实体单元阵列的超实体单元和另一实体单元阵列的超实体单元合并为新实体单元阵列；以及

其中所述存储器控制电路单元用以将所述第一实体单元阵列的第一奇偶校验码组和所述另一实体单元阵列的另一奇偶校验码组执行所述逻辑运算所获得的值作为对应所述新实体单元阵列的新奇偶校验码组。

19.根据权利要求18所述的存储器存储装置，其中，

关联至所述第一实体单元阵列的超实体单元的数目不大于预先定义门槛值，关联至所述另一实体单元阵列的超实体单元的数目不大于所述预先定义门槛值，并且关联至所述新实体单元阵列的超实体单元的数目不大于所述预先定义门槛值。

20.根据权利要求14所述的存储器存储装置，其中所述逻辑运算为XOR运算。

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