TWI536749B - 解碼方法、記憶體儲存裝置與記憶體控制電路單元 - Google Patents

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Description

解碼方法、記憶體儲存裝置與記憶體控制電路單元
本發明是有關於一種解碼方法，且特別是有關於一種奇偶檢查碼的解碼方法、記憶體儲存裝置與記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，欲被寫入至可複寫式非揮發性記憶體模組的資料會先經過一個錯誤校正碼的編碼程序，並且資料從可複寫式非揮發性記憶體模組中被讀取以後會經過解碼程序。在一些類型的錯誤校正碼中會使用一個奇偶檢查矩陣來編碼或是解碼。若一個碼字的長度越大，則此奇偶檢查矩陣的大小也會越大，而越大的奇偶檢查矩陣也會增加矩陣相關運算的複雜度。因此，如何解 少編碼或是解碼時的複雜度，為此領域技術人員所關心的議題。
本發明提供一種奇偶檢查碼的解碼方法、記憶體儲存裝置與記憶體控制電路單元，可以減少解碼電路的複雜度。
本發明一範例實施例提出一種奇偶檢查碼的解碼方法，包括：從可複寫式非揮發性記憶體模組中讀取屬於奇偶檢查碼的一碼字，其中該碼字包括多個第一訊息位元與多個第一奇偶位元；對第一訊息位元進行奇偶檢查碼的編碼程序以產生多個第二奇偶位元；以及根據第一奇偶位元與第二奇偶位元產生對應該碼字的多個校驗子，其中這些校驗子是用以判斷該碼字是否為有效的碼字。
在一範例實施例中，上述的奇偶檢查碼對應至一奇偶檢查矩陣與一產生矩陣。所述對第一訊息位元進行奇偶檢查碼的編碼程序以產生第二奇偶位元的步驟包括：將第一訊息位元所形成的向量與產生矩陣相乘以產生第二奇偶位元，使得奇偶檢查矩陣乘上第一訊息位元與第二奇偶位元所形成的向量的結果是零向量。
在一範例實施例中，在讀取碼字的步驟之前，所述的解碼方法更包括：將多個第二訊息位元所形成的向量與產生矩陣相乘以產生所述的碼字；以及將此碼字寫入至可複寫式非揮發性記憶體模組。
在一範例實施例中，奇偶檢查矩陣包括一訊息部分矩陣與一奇偶部分矩陣。所述根據第一奇偶位元與第二奇偶位元產生對應碼字的校驗子的步驟包括：將第一奇偶位元所形成的向量與第二奇偶位元所形成的向量相加以產生第一向量；將奇偶部分矩陣與第一向量相乘以產生對應碼字的校驗子。
在一範例實施例中，奇偶檢查矩陣的維度是m-乘-n，訊息部分矩陣的維度是m-乘-(n-k)，並且奇偶部分矩陣的維度是m-乘-k，其中m,n，與k為正整數。上述碼字的長度為n位元，校驗子的長度為m位元，並且第一奇偶位元的長度為k位元。
在一範例實施例中，上述的奇偶檢查碼為一低密度奇偶檢查碼。
本發明一範例實施例提出一種一種記憶體儲存裝置，包括：連接介面單元、可複寫式非揮發性記憶體模組與記憶體控制電路單元。連接介面單元是用以耦接至主機系統。可複寫式非揮發性記憶體模組包括多個實體抹除單元。記憶體控制電路單元是耦接至連接介面單元與可複寫式非揮發性記憶體模組，用以從可複寫式非揮發性記憶體模組中讀取屬於奇偶檢查碼的碼字。此碼字包括多個第一訊息位元與多個第一奇偶位元。記憶體控制電路單元也用以對第一訊息位元進行奇偶檢查碼的一編碼程序以產生多個第二奇偶位元，並且根據第一奇偶位元與第二奇偶位元產生對應碼字的多個校驗子。這些校驗子是用以判斷碼字是否為有效的碼字。
在一範例實施例中，上述的奇偶檢查碼對應至一奇偶檢查矩陣與一產生矩陣。所述記憶體控制電路單元對第一訊息位元進行奇偶檢查碼的編碼程序以產生第二奇偶位元的操作包括：記憶體控制電路單元將第一訊息位元所形成的向量與產生矩陣相乘以產生第二奇偶位元，使得奇偶檢查矩陣乘上第一訊息位元與第二奇偶位元所形成的向量的結果是零向量。
在一範例實施例中，上述的記憶體控制電路單元更用以將多個第二訊息位元所形成的向量與產生矩陣相乘以產生所述的碼字，並且將此碼字寫入至可複寫式非揮發性記憶體模組。
在一範例實施例中，上述的奇偶檢查矩陣包括一訊息部分矩陣與一奇偶部分矩陣。所述記憶體控制電路單元根據第一奇偶位元與第二奇偶位元產生對應碼字的校驗子的操作包括：記憶體控制電路單元將第一奇偶位元所形成的向量與第二奇偶位元所形成的向量相加以產生第一向量，並且將奇偶部分矩陣與第一向量相乘以產生對應碼字的校驗子。
本發明一範例實施例提出一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組。該記憶體控制電路單元包括主機介面、記憶體介面、記憶體管理電路、以及錯誤檢查與校正電路。主機介面是用以耦接至主機系統。記憶體介面是用以耦接至該可複寫式非揮發性記憶體模組。記憶體管理電路是耦接至該主機介面與該記憶體介面，用以從可複寫式非揮發性記憶體模組中讀取屬於奇偶檢查碼的一碼字。此碼字包括多個第一訊息 位元與多個第一奇偶位元。錯誤檢查與校正電路包括編碼電路與解碼電路。編碼電路用以對第一訊息位元進行奇偶檢查碼的編碼程序以產生多個第二奇偶位元。解碼電路用以根據第一奇偶位元與第二奇偶位元產生對應該碼字的多個校驗子。這些校驗子是用以判斷該碼字是否為有效的碼字。
在一範例實施例中，上述的奇偶檢查碼對應至一奇偶檢查矩陣與一產生矩陣。編碼電路用以將上述的第一訊息位元所形成的向量與產生矩陣相乘以產生第二奇偶位元，使得奇偶檢查矩陣乘上第一訊息位元與第二奇偶位元所形成的向量的結果是零向量。
在一範例實施例中，上述的編碼電路更用以將多個第二訊息位元所形成的向量與產生矩陣相乘以產生碼字。記憶體管理電路更用以將碼字寫入至可複寫式非揮發性記憶體模組。
在一範例實施例中，上述的奇偶檢查矩陣包括訊息部分矩陣與奇偶部分矩陣。所述解碼電路據第一奇偶位元與第二奇偶位元產生對應碼字的校驗子的操作包括：解碼電路將第一奇偶位元所形成的向量與第二奇偶位元所形成的向量相加以產生一第一向量，並且將奇偶部分矩陣與第一向量相乘以產生對應該碼字的校驗子。
基於上述，在本發明範例實施例提出的解碼方法、記憶體儲存裝置與記憶體控制電路單元中，由於編碼電路會被重複利用，因此解碼電路的複雜度可以被減少。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
1000‧‧‧主機系統
1100‧‧‧電腦
1102‧‧‧微處理器
1104‧‧‧隨機存取記憶體
1106‧‧‧輸入/輸出裝置
1108‧‧‧系統匯流排
1110‧‧‧資料傳輸介面
1202‧‧‧滑鼠
1204‧‧‧鍵盤
1206‧‧‧顯示器
1208‧‧‧印表機
1212‧‧‧隨身碟
1214‧‧‧記憶卡
1216‧‧‧固態硬碟
1310‧‧‧數位相機
1312‧‧‧SD卡
1314‧‧‧MMC卡
1316‧‧‧記憶棒
1318‧‧‧CF卡
1320‧‧‧嵌入式儲存裝置
100‧‧‧記憶體儲存裝置
102‧‧‧連接介面單元
104‧‧‧記憶體控制電路單元
106‧‧‧可複寫式非揮發性記憶體模組
304(0)~304(R)‧‧‧實體抹除單元
202‧‧‧記憶體管理電路
204‧‧‧主機介面
206‧‧‧記憶體介面
252‧‧‧緩衝記憶體
254‧‧‧電源管理電路
256‧‧‧錯誤檢查與校正電路
410‧‧‧編碼電路
420‧‧‧解碼電路
M、M1、P、P1、P2、S‧‧‧向量
CW、CW1‧‧‧碼字
S501~S503‧‧‧步驟
圖1A是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。
圖1B是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
圖1C是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖2是繪示圖1A所示的記憶體儲存裝置的概要方塊圖。
圖3是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
圖4是根據一範例實施例繪示編碼與解碼的示意圖。
圖5是根據一範例實施例繪示奇偶檢查碼的解碼方法的流程。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫 入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1A是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。圖1B是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。圖1C是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
請參照圖1A，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖1B的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須瞭解的是，圖1B所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。
在本發明實施例中，記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如，記憶體儲存裝置100可以是如圖1B所示的隨身碟1212、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216等的可複寫式非揮發性記憶體儲存裝置。
一般而言，主機系統1000為可實質地與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在本發明另一範例實施例 中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)1310時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖1C所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖2是繪示圖1A所示的記憶體儲存裝置的概要方塊圖。
請參照圖2，記憶體儲存裝置100包括連接介面單元102、記憶體控制電路單元104與可複寫式非揮發性記憶體模組106。
在本範例實施例中，連接介面單元102是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元102亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、通用序列匯流排(Universal Serial Bus,USB)標準、安全數位(Secure Digital,SD)介面標準、超高速一代(Ultra High Speed-I，UHS-I)介面標準、超高速二代(Ultra High Speed-II，UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card，eMMC)介面標準、通用快閃記憶體(Universal Flash Storage，UFS)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。連接介面單元102可與記憶體控制電路單元104封裝在一個晶片中，或者連接介面單元102是佈設於一包含記憶體控制電路單元104之晶片外。
記憶體控制電路單元104用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在可複寫式非揮發性記憶體模組106中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組106是耦接至記憶體控制電路單元104，並且用以儲存主機系統1000所寫入之資料。可複寫式非揮發性記憶體模組106具有實體抹除單元304(0)~304(R)。 例如，實體抹除單元304(0)~304(R)可屬於同一個記憶體晶粒(die)或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，並且屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。例如，每一實體抹除單元是由128個實體程式化單元所組成。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更具體來說，每一個實體抹除單元包括多條字元線與多 條位元線，每一條字元線與每一位元線交叉處配置有一個記憶胞。每一個記憶胞可儲存一或多個位元。在同一個實體抹除單元中，所有的記憶胞會一起被抹除。在此範例實施例中，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊。另一方面，同一個字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一個字元線上的實體程式化單元可被分類為下實體程式化單元與上實體程式化單元。一般來說，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度。在此範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。 例如，實體程式化單元為實體頁面或是實體扇(sector)。若實體程式化單元為實體頁面，則每一個實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體扇，用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，錯誤校正碼)。在本範例實施例中，每一個資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte,B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，本發明並不限制實體扇的大小以及個數。
在本範例實施例中，可複寫式非揮發性記憶體模組106為多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組，即一個記憶胞中可儲存至少2個位元。然而，本發明不限於此， 可複寫式非揮發性記憶體模組106亦可是單階記憶胞(Single Level Cell,SLC)NAND型快閃記憶體模組、複數階記憶胞(Trinary Level Cell,TLC)NAND型快閃記憶體模組、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖3是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
請參照圖3，記憶體控制電路單元104包括記憶體管理電路202、主機介面204與記憶體介面206。
記憶體管理電路202用以控制記憶體控制電路單元104的整體運作。具體來說，記憶體管理電路202具有多個控制指令，並且在記憶體儲存裝置100運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路202的操作時，等同於說明記憶體控制電路單元104的操作，以下並不再贅述。
在本範例實施例中，記憶體管理電路202的控制指令是以韌體型式來實作。例如，記憶體管理電路202具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置100運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組106的特定區域(例如，記憶體模組中專用於存放系統資料的系統 區)中。此外，記憶體管理電路202具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元104被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組106中之控制指令載入至記憶體管理電路202的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路202包括微控制器、記憶體管理單元、記憶體寫入單元、記憶體讀取單元、記憶體抹除單元與資料處理單元。記憶體管理單元、記憶體寫入單元、記憶體讀取單元、記憶體抹除單元與資料處理單元是耦接至微控制器。其中，記憶體管理單元用以管理可複寫式非揮發性記憶體模組106的實體抹除單元；記憶體寫入單元用以對可複寫式非揮發性記憶體模組106下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組106中；記憶體讀取單元用以對可複寫式非揮發性記憶體模組106下達讀取指令以從可複寫式非揮發性記憶體模組106中讀取資料；記憶體抹除單元用以對可複寫式非揮發性記憶體模組106下達抹除指令以將資料從可複寫式非揮發性記憶體模組106中抹除；而資料處理單元用以處理欲寫入至可複寫式非揮發性記憶體模組106的資料以及從可複寫式非揮發性記憶體模組106中讀取的資料。
主機介面204是耦接至記憶體管理電路202並且用以接收與識別主機系統1000所傳送的指令與資料。也就是說，主機系統1000所傳送的指令與資料會透過主機介面204來傳送至記憶體管理電路202。在本範例實施例中，主機介面204是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面204亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面206是耦接至記憶體管理電路202並且用以存取可複寫式非揮發性記憶體模組106。也就是說，欲寫入至可複寫式非揮發性記憶體模組106的資料會經由記憶體介面206轉換為可複寫式非揮發性記憶體模組106所能接受的格式。
在本發明一範例實施例中，記憶體控制電路單元104還包括緩衝記憶體252、電源管理電路254與錯誤檢查與校正電路256。
緩衝記憶體252是耦接至記憶體管理電路202並且用以暫存來自於主機系統1000的資料與指令或來自於可複寫式非揮發性記憶體模組106的資料。
電源管理電路254是耦接至記憶體管理電路202並且用以控制記憶體儲存裝置100的電源。
錯誤檢查與校正電路256是耦接至記憶體管理電路202 並且用以確保資料的正確性。具體來說，當記憶體管理電路202從主機系統1000中接收到寫入指令時，錯誤檢查與校正電路256會為對應此寫入指令的資料產生對應的錯誤校正碼(error correcting code,ECC)，並且記憶體管理電路202會將資料與對應的錯誤校正碼寫入至可複寫式非揮發性記憶體模組106中。之後，當記憶體管理電路202從可複寫式非揮發性記憶體模組106中讀取資料時也會讀取此資料對應的錯誤校正碼，並且錯誤檢查與校正電路256會依據此錯誤校正碼來檢查或校正資料中的錯誤位元。在此範例實施例中，錯誤檢查與校正電路256所使用的是奇偶檢查碼。此奇偶檢查碼可以是任意一個會用到奇偶位元(parity bit)的錯誤校正碼，例如為漢明(hamming)碼、低密度奇偶檢查碼(low density parity code，LDPC)，或者是其他會使用奇偶檢查矩陣的錯誤校正碼。以下將舉例詳細說明編碼與解碼的過程。
錯誤檢查與校正電路256所使用的奇偶檢查碼是對應至一奇偶檢查矩陣，其是用以判斷一個碼字是否為有效的碼字。具體來說，以下將奇偶檢查矩陣標記為矩陣H，並且一碼字標記為CW。依照以下方程式(1)，若奇偶檢查矩陣H與碼字CW的相乘是零向量，表示碼字CW為有效的碼字。值得注意的是，本範例實施例中所指的矩陣相乘與矩陣相加都是模2(mod 2)的矩陣相乘與矩陣相加。
H×CW T =0...(1)
其中矩陣H的維度是m-乘-n(m-by-n)，碼字CW的維度 是1-乘-n。m與n為正整數。碼字CW中包括了訊息位元與奇偶位元，即碼字CW可以表示成[M P]，其中向量M是由訊息位元所組成，向量P是由奇偶位元所組成。向量M的維度是1-乘-(n-k)，而向量P的維度是1-乘-k，其中k為正整數。換言之，碼字CW中具有n位元，其中的訊息位元的長度為(n-k)位元，並且奇偶位元的長度是k位元。類似地，奇偶檢查矩陣H中會包括一訊息部分矩陣(標記為H1)與一奇偶部份矩陣(標記為H2)，即奇偶檢查矩陣H可以表示為[H1 H2]。其中訊息部分矩陣H1的維度是m-乘-(n-k)，奇偶部分矩陣H2的維度是m-乘-k。因此，方程式(1)可以改寫為以下方程式(2)，藉此可以根據向量M來計算出向量P。
由於方程式(2)中需要執行反矩陣的運算，因此一般來說 會用一個產生矩陣(標記為矩陣G)來代替，使得以下方程式(3)會被滿足。
M×G=[M P]...(3)
其中產生矩陣G的維度是(n-k)-乘-n。然而，本領域具有 通常知識者應可根據奇偶檢查矩陣H來求得產生矩陣G，在此並不贅述。
圖4是根據一範例實施例繪示編碼與解碼的示意圖。
請參照圖4，錯誤檢查與校正電路256包括編碼電路410 與解碼電路420。在此假設記憶體管理電路202要將多個訊息位元 (亦稱第二訊息位元)寫入至可複寫示非揮發性記憶體模組106中。編碼電路410會將這些訊息位元所形成的向量M與產生矩陣G相乘以產生碼字CW(如上述方程式(3))，接下來記憶體管理電路202會將碼字CW寫入至可複寫式非揮發性記憶體模組106中。
接下來在某一時間點，記憶體管理電路202從主機系統 1000接收到一個讀取指令，其是要讀取碼字CW所屬的邏輯位址。在接收到此讀取指令以後，記憶體管理電路202會從可複寫式非揮發性記憶體模組106中讀取到碼字CW1。注意的是，碼字CW1中可能有一或多個錯誤位元，因此碼字CW1與碼字CW可能是相同或是不相同。碼字CW1中同樣包括了訊息位元(亦稱第一訊息位元)與奇偶位元(亦稱第一奇偶位元)，其中訊息位元組成向量M1，而奇偶位元組成向量P1。向量M1會被傳送給編碼電路410，並且編碼電路410會對向量M1執行屬於奇偶編碼的編碼程序以產生多個奇偶位元(亦稱第二奇偶位元，組成向量P2)。解碼電路420會接收向量P1與向量P2，並且根據向量P1與向量P2產生對應至碼字CW1的多個校驗子(syndrome)。這些校驗子是用以判斷碼字CW1是否為有效的碼字，若每一個校驗子都為0，則表示碼字CW1為有效的碼字。特別的是，這些校驗子等同於以下方程式(4)所產生的校驗子(組成向量S)。
H×CW 1 T =S...(4)
向量S的維度是m-乘-1，即這些校驗子的長度是m位元。本範例實施例是將方程式(4)的運算簡化，使得編碼電路410 也會在產生校驗子的解碼程序中被使用，藉此可以減少解碼電路420的複雜度。
舉例來說，編碼電路410是將向量M1與產生矩陣G相乘以產生向量P2，使得向量M1與向量P2會組成有效的碼字。以另一個角度來說，編碼電路410產生向量P2的運算可表示為以下方程式(5)。換言之，奇偶檢查矩陣H與向量[M1 P2]的相乘會是零向量。
M 1×G=[M 1 P 2],s.t.H×[M 1 P 2] T =0...(5)
更進一步來說，若將奇偶檢查矩陣H分為訊息部分矩陣H1與奇偶部份矩陣H2，則上述方程式(5)可改寫為以下方程式(6)，並且上述方程式(4)可以改寫為以下方程式(7)。
若把方程式(6)代入方程式(7)，便可得到以下方程式(8)。
換言之，解碼電路420是將第一奇偶位元所形成的向量P1與第二奇偶位元所形成的向量P2相加以產生一個第一向量，並且將奇偶部分矩陣H2與此第一向量相乘以產生對應碼字CW1的校驗子(形成向量S)。如此一來，解碼電路420至少不用包括相關於訊息部分矩陣H1的電路。
圖5是根據一範例實施例繪示奇偶檢查碼的解碼方法的 流程圖。
請參照圖5，在步驟S501中，從可複寫式非揮發性記憶 體模組106中讀取屬於一奇偶檢查碼的碼字，其中該碼字包括多個訊息位元與多個第一奇偶位元。在步驟S502中，對所述的訊息位元進行奇偶檢查碼的編碼程序以產生多個第二奇偶位元。在步驟S503中，根據第一奇偶位元與第二奇偶位元產生對應該碼字的多個校驗子，其中這些校驗子是用以判斷該碼字是否為有效的碼字。
然而，圖5中各步驟已詳細說明如上，在此便不再贅述。 值得注意的是，圖5中各步驟可以實作為多個程式碼或是電路，本發明並不在此限。此外，圖5的方法可以搭配以上實施例使用，也可以單獨使用，本發明並不在此限。
綜上所述，本發明範例實施例提出的解碼方法、記憶體 儲存裝置與記憶體控制電路單元中，編碼電路會被重複利用以產生第二奇偶位元。此外，第一奇偶位元與第二奇偶位元(而非訊息位元)會被用來產生校驗子，藉此減少解碼電路的複雜度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
106‧‧‧可複寫式非揮發性記憶體模組
256‧‧‧錯誤檢查與校正電路
410‧‧‧編碼電路
420‧‧‧解碼電路
M、M1、P、P1、P2、S‧‧‧向量
CW、CW1‧‧‧碼字

Claims (18)

  1. 一種奇偶檢查碼的解碼方法，包括：從一可複寫式非揮發性記憶體模組中讀取屬於該奇偶檢查碼的一碼字，其中該碼字包括多個第一訊息位元與多個第一奇偶位元；對該些第一訊息位元進行該奇偶檢查碼的一編碼程序以產生多個第二奇偶位元；以及根據該些第一奇偶位元與該些第二奇偶位元產生對應該碼字的多個校驗子，其中該些校驗子是用以判斷該碼字是否為有效的碼字。
  2. 如申請專利範圍第1項所述的解碼方法，其中該奇偶檢查碼對應至一奇偶檢查矩陣與一產生矩陣，其中對該些第一訊息位元進行該奇偶檢查碼的該編碼程序以產生該些第二奇偶位元的步驟包括：將該些第一訊息位元所形成的向量與該產生矩陣相乘以產生該些第二奇偶位元，使得該奇偶檢查矩陣乘上該些第一訊息位元與該些第二奇偶位元所形成的向量的結果是零向量。
  3. 如申請專利範圍第2項所述的解碼方法，其中在讀取該碼字的步驟之前，該解碼方法更包括：將多個第二訊息位元所形成的向量與該產生矩陣相乘以產生該碼字；以及將該碼字寫入至該可複寫式非揮發性記憶體模組。
  4. 如申請專利範圍第2項所述的解碼方法，其中該奇偶檢查矩陣包括一訊息部分矩陣與一奇偶部分矩陣，並且根據該些第一奇偶位元與該些第二奇偶位元產生對應該碼字的該些校驗子的步驟包括：將該些第一奇偶位元所形成的向量與該些第二奇偶位元所形成的向量相加以產生一第一向量；將該奇偶部分矩陣與該第一向量相乘以產生對應該碼字的該些校驗子。
  5. 如申請專利範圍第4項所述的解碼方法，其中該奇偶檢查矩陣的維度是m-乘-n，該訊息部分矩陣的維度是m-乘-(n-k)，該奇偶部分矩陣的維度是m-乘-k，其中m,n，與k為正整數，其中該碼字的長度為n位元，該些校驗子的長度為m位元，並且該些第一奇偶位元的長度為k位元。
  6. 如申請專利範圍第1項所述的解碼方法，其中該奇偶檢查碼為一低密度奇偶檢查碼。
  7. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，包括多個實體抹除單元；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，用以從該可複寫式非揮發性記憶體模組中讀取屬於一奇偶檢查碼的一碼字，其中該碼字包括多個第一訊 息位元與多個第一奇偶位元，其中，該記憶體控制電路單元用以對該些第一訊息位元進行該奇偶檢查碼的一編碼程序以產生多個第二奇偶位元，並且根據該些第一奇偶位元與該些第二奇偶位元產生對應該碼字的多個校驗子，其中該些校驗子是用以判斷該碼字是否為有效的碼字。
  8. 如申請專利範圍第7項所述的記憶體儲存裝置，其中該奇偶檢查碼對應至一奇偶檢查矩陣與一產生矩陣，所述該記憶體控制電路單元對該些第一訊息位元進行該奇偶檢查碼的該編碼程序以產生該些第二奇偶位元的操作包括：該記憶體控制電路單元將該些第一訊息位元所形成的向量與該產生矩陣相乘以產生該些第二奇偶位元，使得該奇偶檢查矩陣乘上該些第一訊息位元與該些第二奇偶位元所形成的向量的結果是零向量。
  9. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以將多個第二訊息位元所形成的向量與該產生矩陣相乘以產生該碼字，並且將該碼字寫入至該可複寫式非揮發性記憶體模組。
  10. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該奇偶檢查矩陣包括一訊息部分矩陣與一奇偶部分矩陣，所述該記憶體控制電路單元根據該些第一奇偶位元與該些第二奇偶位元產生對應該碼字的該些校驗子的操作包括：該記憶體控制電路單元將該些第一奇偶位元所形成的向量與 該些第二奇偶位元所形成的向量相加以產生一第一向量，並且將該奇偶部分矩陣與該第一向量相乘以產生對應該碼字的該些校驗子。
  11. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該奇偶檢查矩陣的維度是m-乘-n，該訊息部分矩陣的維度是m-乘-(n-k)，該奇偶部分矩陣的維度是m-乘-k，其中m,n，與k為正整數，其中該碼字的長度為n位元，該些校驗子的長度為m位元，並且該些第一奇偶位元的長度為k位元。
  12. 如申請專利範圍第7項所述的記憶體儲存裝置，其中該奇偶檢查碼為一低密度奇偶檢查碼。
  13. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；一記憶體管理電路，耦接至該主機介面與該記憶體介面，用以從該可複寫式非揮發性記憶體模組中讀取屬於一奇偶檢查碼的一碼字，其中該碼字包括多個第一訊息位元與多個第一奇偶位元；以及一錯誤檢查與校正電路，包括一編碼電路與一解碼電路，其中該編碼電路用以對該些第一訊息位元進行該奇偶檢查碼的一編碼程序以產生多個第二奇偶位元，其中該解碼電路用以根據該些第一奇偶位元與該些第二奇偶 位元產生對應該碼字的多個校驗子，其中該些校驗子是用以判斷該碼字是否為有效的碼字。
  14. 如申請專利範圍第13項所述的記憶體控制電路單元，其中該奇偶檢查碼對應至一奇偶檢查矩陣與一產生矩陣，其中該編碼電路用以將該些第一訊息位元所形成的向量與該產生矩陣相乘以產生該些第二奇偶位元，使得該奇偶檢查矩陣乘上該些第一訊息位元與該些第二奇偶位元所形成的向量的結果是零向量。
  15. 如申請專利範圍第14項所述的記憶體控制電路單元，其中該編碼電路更用以將多個第二訊息位元所形成的向量與該產生矩陣相乘以產生該碼字，並且該記憶體管理電路更用以將該碼字寫入至該可複寫式非揮發性記憶體模組。
  16. 如申請專利範圍第14項所述的記憶體控制電路單元，其中該奇偶檢查矩陣包括一訊息部分矩陣與一奇偶部分矩陣，所述解碼電路據該些第一奇偶位元與該些第二奇偶位元產生對應該碼字的該些校驗子的操作包括：該解碼電路將該些第一奇偶位元所形成的向量與該些第二奇偶位元所形成的向量相加以產生一第一向量，並且將該奇偶部分矩陣與該第一向量相乘以產生對應該碼字的該些校驗子。
  17. 如申請專利範圍第16項所述的記憶體控制電路單元，其中該奇偶檢查矩陣的維度是m-乘-n，該訊息部分矩陣的維度是m-乘-(n-k)，該奇偶部分矩陣的維度是m-乘-k，其中m,n，與k為正整數， 其中該碼字的長度為n位元，該些校驗子的長度為m位元，並且該些第一奇偶位元的長度為k位元。
  18. 如申請專利範圍第13項所述的記憶體控制電路單元，其中該奇偶檢查碼為一低密度奇偶檢查碼。
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